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ALLEGRO 約束規(guī)則設(shè)置步驟（以DDR 為例）

ALLEGRO 約束規(guī)則設(shè)置步驟（以DDR 為例）

標(biāo)簽： ALLEGRO DDR

上傳時(shí)間： 2013-06-28

上傳用戶：515414293
基于FPGA的PCI接口設(shè)計(jì)的源代碼以及其仿真測(cè)試文件

基于FPGA的PCI接口設(shè)計(jì)的源代碼以及其仿真測(cè)試文件

標(biāo)簽： FPGA PCI 接口設(shè)計(jì) 仿真測(cè)試

上傳時(shí)間： 2013-08-05

上傳用戶：lou45566
以CPLD 芯片進(jìn)行十字路口的交通燈的設(shè)計(jì)

摘要：本文主要介紹以CPLD 芯片進(jìn)行十字路口的交通燈的設(shè)計(jì)，用CPLD 作為交通燈控制器的主控芯片，采用VHDL\r\n語(yǔ)言編寫控制程序，利用CPLD的可重復(fù)編程和在動(dòng)態(tài)系統(tǒng)重構(gòu)的特性，大大地提高了數(shù)字系統(tǒng)設(shè)計(jì)的靈活性和通用性。\r\n關(guān)鍵詞：CPLD；VHDL；交通燈控制器\r\n中圖分類號(hào)：TP39\r\nAbstract ：This paper introduces the electronic-traffic lamp, which is based on the VHDL and is com

標(biāo)簽： CPLD 芯片十字路口交通燈

上傳時(shí)間： 2013-08-11

上傳用戶：aesuser
使用cordic實(shí)現(xiàn)動(dòng)態(tài)配置以提高FPGA的整體性能的高效算法具體詳解

一篇關(guān)于使用cordic實(shí)現(xiàn)動(dòng)態(tài)配置以提高FPGA的整體性能的高效算法具體詳解，很實(shí)用哦

標(biāo)簽： cordic FPGA 動(dòng)態(tài)配置性能

上傳時(shí)間： 2013-08-13

上傳用戶：a471778
基于ARM 內(nèi)核的ATMEL AT91FR4081 微控制器以JTAG的ISP方式配置XILINXFPGA的實(shí)現(xiàn)過(guò)程

基于ARM 微控制器配置FPGA 的實(shí)現(xiàn)\r\n摘　要:介紹了基于ARM 內(nèi)核的ATMEL AT91FR4081 微控制器以J TAG 的ISP 方式配置XILINX\r\nXC2S150PQ208 FPGA 的實(shí)現(xiàn)過(guò)程。這是一種靈活和經(jīng)濟(jì)的FPGA 的配置方法。介紹了ISP 和J TAG 的原\r\n理、系統(tǒng)實(shí)現(xiàn)的流程、硬件電路設(shè)計(jì)、J TAG 驅(qū)動(dòng)算法的實(shí)現(xiàn)和配置時(shí)間的測(cè)試結(jié)果。

標(biāo)簽： XILINXFPGA ATMEL 4081 JTAG

上傳時(shí)間： 2013-08-15

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以ARM微處理器和FPGA 芯片為核心設(shè)計(jì)了嵌入式CCD 采集系統(tǒng)

提出了基于嵌入式技術(shù)CCD 采集系統(tǒng)的新方法,并以ARM微處理器和FPGA 芯片為核心設(shè)計(jì)了嵌入式CCD 采集系統(tǒng),解決了傳統(tǒng)采集方法中系統(tǒng)過(guò)于龐大和復(fù)雜的問(wèn)題,具有結(jié)構(gòu)簡(jiǎn)單、小型化和智能化的特點(diǎn)。試驗(yàn)結(jié)果表明,該系統(tǒng)實(shí)現(xiàn)了CCD 輸出圖像的高速采集和實(shí)時(shí)顯示,數(shù)據(jù)采集速率達(dá)到5 MHz。

標(biāo)簽： FPGA ARM CCD 微處理器

上傳時(shí)間： 2013-08-15

上傳用戶：baitouyu
一種以CPLD為核心、以VHDL為開發(fā)工具的時(shí)間控制器

本文介紹一種以CPLD[1]為核心、以VHDL[2]為開發(fā)工具的時(shí)間控制器，該控制器不僅具有時(shí)間功能，而且具有定時(shí)器功能，能在00：00～23：59之間任意設(shè)定開啟時(shí)間和關(guān)閉時(shí)間，其設(shè)置方便、靈活，廣泛應(yīng)用于路燈、廣告燈箱、霓虹燈等處的定時(shí)控制。

標(biāo)簽： CPLD VHDL 核心開發(fā)工具

上傳時(shí)間： 2013-08-16

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ALLEGRO 約束規(guī)則設(shè)置步驟（以DDR 為例）

ALLEGRO 約束規(guī)則設(shè)置步驟（以DDR 為例）,同樣為pdf格式方便大家下載使用

標(biāo)簽： ALLEGRO DDR

上傳時(shí)間： 2013-09-03

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以verilog HDL 語(yǔ)言編寫的一首歌曲

以verilog HDL 語(yǔ)言編寫的一首歌曲，可供初學(xué)者借鑒

標(biāo)簽： verilog HDL 語(yǔ)言編寫

上傳時(shí)間： 2013-09-05

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本教程定位于FPGA/CPLD的快速入門。以ALTERA公司的芯片和相應(yīng)的開發(fā)軟件為目標(biāo)載體進(jìn)行闡述

本教程定位于FPGA/CPLD的快速入門。以ALTERA公司的芯片和相應(yīng)的開發(fā)軟件為目標(biāo)載體進(jìn)行闡述，本教程闡述了ALTERA主要系列芯片PLD芯片的結(jié)構(gòu)和特點(diǎn)以及相應(yīng)的開發(fā)軟件MAX和Plusa和Quartus的使用

標(biāo)簽： ALTERA FPGA CPLD 教程

上傳時(shí)間： 2013-09-05

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