第1章 Cadence概述Cadence 16.6電路設計與仿真從入門到精通內容指南Cadence為挑戰簡短、復雜、高速芯片封裝設計，推出了以Windows XP的操作平臺為主的Cadence SPB 16.6。本章將從Cadence的功能特點及發展歷史講起，介紹Cadence SPB 16.6的安裝、界面、使用環境，以使讀者能對該軟件有一個大致的了解。知識重點Cadence簡介Cadence軟件的安裝Cadence SPB 16.6的啟動1.1 Cadence簡介 方塊Cadence公司在EDA領域處于國際領先地位，旗下PCB設計領域有市面上眾所周知的OrCAD和Allegro SPB兩個品牌，其中OrCAD為20世紀90年代的收購品牌。Allegro SPB為Cadence公司自有品牌，早期版本稱為Allegro PSD。經過10余年的整合，目前Cadence PCB領域仍執行雙品牌戰略，OrCAD覆蓋中低端市場（以極低的價格就可以獲得好用的工具，主要與Protel和Pads競爭），Allegro SPB覆蓋中高端市場（與Mentor和Zuken競爭）。（1）OrCAD涵蓋原理圖工具OrCAD Capture、Capture CIS（含有元件庫管理之功能），原理圖仿真工具PSpice（PSpiceAD、PSpiceAA），PCB Layout工具OrCAD PCB Editor（Allegro L版本，OrCAD原來自有的OrCAD Layout在2008年已經全球范圍停止銷售），信號完整性分析工具OrCAD Signal Explorer（Allegro SI基礎版本）。
上傳時間： 2022-07-22
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本文對感應電動機軟起動過程中存在的電流、電磁轉矩以及轉速振蕩問題進行了系統的理論分析和實驗研究.論文首先根據感應電動機的數學模型,利用MATLAB仿真工具建立了感應電動機軟起動的通用仿真模型,其次分析了晶閘管觸發角度、機組的轉動慣量、負載轉矩以及轉子電阻這四個因素對振蕩的影響,進而探討了感應電動機軟起動過程中出現電流、電磁轉矩以及轉速振蕩的原因.結果表明:在感應電動機軟起動過程中,當轉子轉速達到同步轉速并在其附近變化時,電動機的續流角會大幅度變化,當續流角圍繞晶閘管的觸發角變化時,三相交流調壓電路的輸出電壓會產生振蕩,在電動機定、轉子磁場的相互作用下會使振蕩加劇,因而就會造成電動機電流、電磁轉矩以及轉速的振蕩.特別需要指出的是電動機在軟起動過程中出現的轉速振蕩是在同步轉速附近振蕩而并非象有些文章所說的在低速下振蕩.根據上述原因,本文提出了采用關斷角控制的新型控制策略,這種控制策略是使電動機在起動過程中的電流關斷角由某一初始值逐漸減小到零,利用該方法可以使感應電動機起動過程中的續流角始終小于晶閘管的觸發角,這樣續流角的變化就不會引起電動機端電壓的振蕩,因而就從根本上消除了感應電動機軟起動過程中的振蕩現象.文中首先通過仿真驗證了該控制策略的正確性,在此基礎上研制了基于關斷角控制的感應電動機軟起動裝置的硬件電路和軟件程序,并進行了樣機試驗,實驗結果驗證了理論分析的正確性.另外,文中還探討了軟起動對于感應電動機起動過程中轉軸扭矩振蕩的影響.大型感應電動機驅動大轉動慣量負載直接起動時,其轉子軸上會出現過大的扭矩振蕩,這是由于定子繞組中電源頻率的電流與轉子中直流電流相互作用產生的具有轉差頻率的電磁轉矩分量造成的.采用軟起動會使電動機起動時轉子中產生的直流電流分量大為減小,進而可以減小電磁轉矩的轉差頻率分量,故可以有效地抑制感應電動機起動過程中作用在轉軸上過大的扭矩振蕩.
上傳時間： 2013-07-13
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fpga仿真工具modelsim的中文詳細教程，希望對FPGA學習有用
上傳時間： 2013-05-31
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隨著我國現代化的大力發展，對能源的需求越來越多，但是能源危機卻已成為全球性的問題，在眾多能源當中，電能是人類生活中最重要的能源，如何節約電能，提高電能利用率是我們必須人力解決的問題。本文就超級電容儲能系統在地鐵中的應用進行了研究，提出了相應的控制策略并對其進行了建模論證。 文中首先對現有的幾種儲能裝置進行了簡單的介紹，分析了儲能系統的發展現狀和趨勢，后來還介紹了地鐵供電和地鐵車輛的一些情況，對應用對象進行了一定的研究；然后對超級電容的特點和一些應用特性進行了分析，結合地鐵的實際工況，提出了能量回收系統的控制策略。 最后，利用Matlab仿真工具對能量回收系統進行了建模和仿真，驗證了系統控制策略的正確性。在文章的末尾，還通過一些調查數據對超級電容能量回收系統實際應用中可能碰到的問題進行了討論。 隨著超級電容的快速普及和發展，超級電容器儲能及應用技術的研究將是一個很有潛力的發展方向，具有很高的市場潛力和應用價值。
上傳時間： 2013-07-26
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由于傳統供電系統的固有缺陷，當單臺電源供電時，一旦發生故障可能導致整個系統癱瘓，造成不可估計的損失。逆變電源并聯技術是提高逆變電源運行可靠性和擴大供電容量的重要手段。并聯技術可以提高逆變電源的通用性和靈活性，使系統設計、安裝、組合更加方便，使可靠性進一步提高。 本文主要研究逆變電源輸出的數字控制技術，以及逆變電源的并聯控制策略，以改善逆變電源的輸出性能，提高逆變電源的可靠性，并為分布式發電系統提供最基本的單元模塊。本系統采用高頻逆變技術，主電路前級采用BOOST升壓，后級采用半橋逆變電路，以TI公司的TMS320F2806DSP為主控核心實現了系統的控制功能。本文主要研究內容如下： 1.首先介紹了當前的適合逆變電源的控制策略，分析了這些控制策略的優缺點，介紹了當前的適用于逆變電源并聯運行的控制策略，并簡單介紹了它們的原理； 2.介紹了逆變電源無線并聯的關鍵技術，依據下垂并聯控制的數學模型，對并聯系統的功率下垂特性、功率解耦控制思想等方面進行了詳細的分析； 3.通過對當前逆變電源控制策略的分析、研究，對所選的逆變電源主電路進行數學建模，設計了逆變電源三閉環調節控制器，并通過Matlab仿真工具進行仿真，驗證了該控制策略的可行性； 4.建立了單相逆變電源無線并聯控制系統的MATLAB仿真模型，并通過仿真實驗對其進行了驗證分析，結果表明：該基于下垂法控制的無線并聯方案可以使系統實現對輸出有功功率、無功功率和諧波功率的良好控制； 5.采用DSP為主控芯片，設計并制作了單相無線并聯型逆變電源樣機，給出并聯型逆變單元輸出濾波電感參數選擇的工程設計方法和原則，并對上述的三閉環控制策略進行了實驗測試，實驗結果良好。
上傳時間： 2013-04-24
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永磁同步電機(PMSM)因其無需勵磁電流、運行效率和功率密度高,在交流調速系統中被廣泛的應用,但PMSM高性能的矢量控制需要精確的轉子位置和速度信號來實現磁場定向。在傳統控制中,一般采用機械式傳感器來檢測轉子位置和轉速,但是機械式傳感器存在諸如成本高、可靠性低、不易維護等問題,使得無速度/位置傳感器控制技術成為永磁同步電機控制中的熱點問題。雖然目前已有較多的研究成果,但是所采用的方法大多是基于電機基波方程的分析,一般不適用于低速甚至零速,并且對電機參數較為敏感,魯棒性差。本文正是為了解決這個問題,而采用高頻信號注入法實現轉子位置估算,這種方法適合于低速甚至零速,對電機參數的變化不敏感,魯棒性強。主要做了如下的工作： 首先詳細介紹了永磁同步電機三種基本結構,在建立了旋轉坐標系下永磁同步電機數學模型的基礎上敘述了其矢量控制原理,分析了各種現有的永磁同步電機無速度/位置傳感器控制策略；其次在永磁同步電機矢量控制的基礎上詳細討論了旋轉高頻電壓信號注入法與脈振高頻電壓信號注入法提取轉子位置的基本原理,并在此基礎上利用MATLAB/SIMULINK仿真工具建立了整個永磁同步電機無速度/位置傳感器矢量控制系統的模型,進行了仿真研究,仿真結果驗證了控制算法的正確性。最后利用TI公司推出的數字信號處理器DSP芯片TMS320F2812,實現了基于脈振高頻信號注入法的永磁同步電機無速度/位置傳感器的實驗運行,實驗結果驗證了這種方法適合于低速運行,對電機參數的變化不敏感,魯棒性強。
上傳時間： 2013-06-06
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通用異步收發器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時支持短距離和長距離數據傳輸的串行通信接口，被廣泛應用于微機和外設之間的數據交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點是數據傳輸速率比較慢，難以滿足高速率數據傳輸的場合，而更重要的就是它們都具有不可移植性，因此要利用這些芯片來實現PC機和FPGA芯片之間的通信，勢必會增加接口連線的復雜程度以及降低整個系統的穩定性和有效性。 本課題就是針對UART的特點以及FPGA設計具有可移植性的優勢，提出了一種基于FPGA芯片的嵌入式UART設計方法，其中主要包括狀態機的描述形式以及自頂向下的設計方法，利用硬件描述語言來編制UART的各個子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內部，這樣不僅能解決傳統UART芯片的缺點而且同時也使整個系統變得更加具有緊湊性以及可靠性。 本課題所設計的LIART支持標準的RS-232C傳輸協議，主要設計有發送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個獨立的數據緩沖區FIFO模塊。該模塊具有可變的波特率、數據幀長度以及奇偶校驗方式，還有多種中斷源、中斷優先級、較強的抗干擾數據接收能力以及芯片內部自診斷的能力，模塊內分開的接收和發送數據緩沖寄存器能實現全雙工通信。除此之外最重要的是利用IP模塊復用技術設計數據緩沖區FIFO，采用兩種可選擇的數據緩沖模式。這樣既可以應用于高速的數據傳輸環境，也能適合低速的數據傳輸場合，因此可以達到資源利用的最大化。 在具體的設計過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發環境中對各個功能模塊進行綜合優化、仿真驗證以及下載實現。各項數據結果表明，本課題中所設計的UART滿足預期設計目標。
上傳時間： 2013-08-02
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互聯網、移動通信、星基導航是21世紀信息社會的三大支柱產業，而GPS系統的技術水平和發展歷程代表著全世界衛星導航系統的發展狀況。目前，我國已經成為GPS的使用大國，衛星導航產業鏈也已基本形成。然而，我們對GPS核心技術(即如何捕獲衛星信號并保持對信號的跟蹤)的研究還不夠深入，我國GPS產品的核心部分多數還是靠進口。因此，對GPS核心技術的研究是非常緊迫的。 本文首先介紹了GPS的定位原理，之后闡述了GPS接收機的基本原理一直接擴頻通信和GPS信號的結構與特性。從這些方面出發研究接收機基帶處理器的捕獲與跟蹤設計方案。 設計過程中，先詳細分析了滑動相關的捕獲算法和基于FFT的快速捕獲算法，并利用matlab進行了驗證。由于前者靈活性好且可捕獲到高精度的碼相位和載波頻率，適合于本文的硬件接收機，所以本文確定了滑動相關的捕獲方案。 接著分析了跟蹤環路的特點，跟蹤模塊采用碼跟蹤環和載波跟蹤環耦合的方法實現。由于GPS系統通常工作在非常低的信噪比環境中，而非相干環在低信噪比下環路跟蹤性能較好，所以碼跟蹤環采用非相干(DDLL)環實現。這種跟蹤環路采用的鑒相器是能量鑒相器，對數據的調制和載波相位都不敏感，鑒相器不會產生不確定量。由于輸入信號存在180°相位翻轉，而COSTAS鎖相環允許數據調制，對I支路和Q支路信號的180°相位翻轉不敏感，所以載波跟蹤環采用COSTAS鎖相環實現。上述算法在matlab環境下得到了驗證。 基帶處理器電路的主要模塊在Quartus II8.0開發平臺上利用VHDL硬件描述語言實現。然后利用EDA仿真工具ModelSim-Altera6.1g進行了邏輯仿真。本設計滿足系統功能和性能的要求，可以直接用于實時GPS接收機系統的設計中，為自主設計GPS接收機奠定了基礎。 最后，由于在弱電磁環境下，捕獲失鎖后32PPS信號會丟失。所以設計了一個能授時和守時的算法去得到與GPS時同步的精確授時秒信號。并且實現了這個算法。
上傳時間： 2013-04-24
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軟件無線電（Software Defined Radio）是無線通信系統收發信機的發展方向，它使得通信系統的設計者可以將主要精力集中到收發機的數字處理上，而不必過多關注電路實現。在進行數字處理時，常用的方案包括現場可編程門陣列（FPGA）、數字信號處理器（DSP）和專用集成電路（ASIC）。FPGA以其相對較低的功耗和相對較低廉的成本，成為許多通信系統的首先方案。正是在這樣的前提下，本課題結合軟件無線電技術，研究并實現基于FPGA的數字收發信機。 @@ 本論文主要研究了發射機和接收機的結構和相關的硬件實現問題。首先，從理論上對發射機和接收機結構進行研究，找到收發信機設計中關鍵問題。其次，在理論上有深刻認識的基礎上，以FPGA為手段，將反饋控制算法、反饋補償算法和前饋補償算法落實到硬件電路上。同步一直是數字通信系統中的關鍵問題，它也是本文的研究重點。本文在研究了已有各種同步方法的基礎上，設計了一種新的同步方法和相應的接收機結構，并以硬件電路將其實現。最后，針對所設計的硬件系統，本文還進行了充分的硬件系統測試。硬件測試的各項數據結果表明系統設計方案是可行的，基本實現了數字中頻收發機系統的設計要求。 @@ 本文中發射機系統是以Altera公司EP2C70F672C6為硬件平臺，接收機系統以Altera公司EP2S180F1020C3為硬件平臺。收發系統均是在Ouartus Ⅱ 8．0環境下，通過編寫Verilog HDL代碼和調用Altera IP core加以實現。在將設計方案落實到硬件電路實現之前，各種算法均使用MATLAB進行原理仿真，并在MATLAB仿真得到正確結果的基礎上，使用Quartus Ⅱ 8．0中的功能仿真工具和時序仿真工具進行了前仿真和后仿真。所有仿真結果無誤后，可下載至硬件平臺進行調試，通過Quartus Ⅱ 8．0中集成的SignalTap邏輯分析儀，可以實時觀察電路中各點信號的變化情況，并結合示波器和頻譜儀，得到硬件測試結果。 @@關鍵詞：SDR；數字收發機；FPGA；載波同步；符號同步
上傳時間： 2013-04-24
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現場可編程門陣列(FPGA)的發展已經有二十多年，從最初的1200門發展到了目前數百萬門至上千萬門的單片FPGA芯片。現在，FPGA已廣泛地應用于通信、消費類電子和車用電子類等領域，但國內市場基本上是國外品牌的天下。 在高密度FPGA中，芯片上時鐘分布質量變的越來越重要，時鐘延遲和時鐘偏差已成為影響系統性能的重要因素。目前，為了消除FPGA芯片內的時鐘延遲，減小時鐘偏差，主要有利用延時鎖相環(DLL)和鎖相環(PLL)兩種方法，而其各自又分為數字設計和模擬設計。雖然用模擬的方法實現的DLL所占用的芯片面積更小，輸出時鐘的精度更高，但從功耗、鎖定時間、設計難易程度以及可復用性等多方面考慮，我們更愿意采用數字的方法來實現。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎，對全數字延時鎖相環(DLL)電路進行分析研究和設計，在此基礎上設計出具有自主知識產權的模塊電路。 本文作者在一年多的時間里，從對電路整體功能分析、邏輯電路設計、晶體管級電路設計和仿真以及最后對設計好的電路仿真分析、電路的優化等做了大量的工作，通過比較DLL與PLL、數字DLL與模擬DLL，深入的分析了全數字DLL模塊電路組成結構和工作原理，設計出了符合指標要求的全數字DLL模塊電路，為開發自我知識產權的FPGA奠定了堅實的基礎。 本文先簡要介紹FPGA及其時鐘管理技術的發展，然后深入分析對比了DLL和PLL兩種時鐘管理方法的優劣。接著詳細論述了DLL模塊及各部分電路的工作原理和電路的設計考慮，給出了全數字DLL整體架構設計。最后對DLL整體電路進行整體仿真分析，驗證電路功能，得出應用參數。在設計中，用Verilog-XL對部分電路進行數字仿真，Spectre對進行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設計采用TSMC0.18μmCMOS工藝庫建模，設計出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動時間為28ps，在輸入100MHz時鐘時的功耗為200MW，達到了國外同類產品的相應指標。最后完成了輸出電路設計，可以實現時鐘占空比調節，2倍頻，以及1.5、2、2.5、3、4、5、8、16時鐘分頻等時鐘頻率合成功能。
上傳時間： 2013-06-10
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