本文:采用了FPGA方法來模擬高動態(Global Position System GPS)信號源中的C/A碼產生器。C/A碼在GPS中實現分址、衛星信號粗捕和精碼(P碼)引導捕獲起著重要的作用,通過硬件描述語言VERILOG在ISE中實現電路生成,采用MODELSIM、SYNPLIFY工具分別進行仿真和綜合。
標簽: GPS Position Global System
上傳時間: 2015-12-01
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摘要本文介紹了一種用CPLD設計GPS數字通道相關器中C/A碼產生囂的方法,詳細分析了設計原理并給出了相應的仿真結果.這種設計方法已在我們研制的GPS,GLONASS兼容機中得到實際應用。
標簽: CPLD GPS 數字
上傳時間: 2013-12-11
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一個利用C語言,仿真實現定點FFT算法的程序:)
標簽: C語言
上傳時間: 2015-12-04
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精選一個 uC/OS-II Porting 於一般業界使用之 MSP430F1132 開發板上任務調度的例程,於 app.c 內建構了一個可於此開發板上 Port 1.0 驅動 LED 閃爍任務工程,全例程於 IAR MSP430 V3.42A 下編譯,同時亦將此工程設好斷點可方便於 Simulator 內直接觀測 uC/OS 任務調度狀態.
標簽: Porting OS-II F1132 1132
上傳時間: 2015-12-14
上傳用戶:skfreeman
無線通信系統仿真仿真源程序,C++語言編寫!
標簽: 無線通信 仿真 系統仿真 源程序
上傳時間: 2016-01-19
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c語言編寫的一個turbo碼的程序。采用了高斯信道QPSK調制,編碼可以任意改變的,適合初學者仿真turbo碼的性能
標簽: turbo QPSK c語言 編寫
上傳時間: 2016-01-29
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C++程序,關于波松過程進入系統的包發送的仿真。對系統的隊列的偵測。
標簽: 程序
上傳時間: 2013-11-25
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利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器(數碼管)之外的所有數字電路功能。所有數字邏輯功能都在CPLD器件上用VHDL語言實現。這樣設計具有體積小、設計周期短(設計過程中即可實現時序仿真)、調試方便、故障率低、修改升級容易等特點。 本設計采用自頂向下、混合輸入方式(原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設計)實現數字鐘的設計、下載和調試。 一、 功能說明 已完成功能 1. 完成秒/分/時的依次顯示并正確計數; 2. 秒/分/時各段個位滿10正確進位,秒/分能做到滿60向前進位; 3. 定時鬧鐘:實現整點報時,又揚聲器發出報時聲音; 4. 時間設置,也就是手動調時功能:當認為時鐘不準確時,可以分別對分/時鐘進行調整; 5. 利用多余兩位數碼管完成秒表顯示:A、精度達10ms;B、可以清零;C、完成暫停 可以隨時記時、暫停后記錄數據。 待改進功能: 1. 鬧鐘只是整點報時,不能手動設置報時時間,遺憾之一; 2. 秒表不能向秒進位,也就是最多只能記時100ms; 3. 秒表暫停記錄數據后不能在原有基礎上繼續計時,而是復位重新開始。 【注意】秒表為后來添加功能,所以有很多功能不成熟!
標簽: CPLD VHDL 芯片 時鐘源
上傳時間: 2014-01-02
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12864的仿真,帶c程序。 量不要讓站長把時間都花
標簽: 12864 仿真
上傳時間: 2013-12-22
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本程序基于visual C++ 實現標準正態分布,正態分布累積函數,正態分布累積函數的逆函數分別輸出到不同表,是仿真實驗的很好參考!
標簽: visual 程序 標準 分布
上傳時間: 2016-02-27
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