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仿真電路

  • 用Proteus ISIS的怎樣原理圖仿真

    用Proteus ISIS的怎樣原理圖仿真

    標(biāo)簽： Proteus ISIS 原理圖 仿真

    上傳時(shí)間： 2013-10-31

    上傳用戶：q986086481

  • 高速PCB基礎(chǔ)理論及內(nèi)存仿真技術(shù)

    高速PCB基礎(chǔ)理論及內(nèi)存仿真技術(shù)

    標(biāo)簽： PCB 內(nèi)存 仿真技術(shù)

    上傳時(shí)間： 2013-11-05

    上傳用戶：離殤

  • allegro_PCB_SI仿真

    allegro_PCB_SI仿真

    標(biāo)簽： allegro_PCB_SI 仿真

    上傳時(shí)間： 2013-10-23

    上傳用戶：YKLMC

  • [高速PCB基礎(chǔ)理論及內(nèi)存仿真技術(shù)].佚名.文字版

    高速PCB基礎(chǔ)理論及內(nèi)存仿真技術(shù)

    標(biāo)簽： PCB 內(nèi)存 仿真技術(shù)

    上傳時(shí)間： 2014-12-24

    上傳用戶：超凡大師

  • 如何通過(guò)仿真有效提高數(shù)模混合設(shè)計(jì)性

    一 、數(shù)模混合設(shè)計(jì)的難點(diǎn) 二、提高數(shù)模混合電路性能的關(guān)鍵 三、仿真工具在數(shù)模混合設(shè)計(jì)中的應(yīng)用 四、小結(jié) 五、混合信號(hào)PCB設(shè)計(jì)基礎(chǔ)問(wèn)答

    標(biāo)簽： 仿真 高數(shù)模混合

    上傳時(shí)間： 2013-11-22

    上傳用戶：一天睡三次

  • Allegro后仿真流程介紹

    Allegro后仿真流程介紹

    標(biāo)簽： Allegro 仿真流程

    上傳時(shí)間： 2014-11-26

    上傳用戶：851197153

  • allegro_PCB_SI仿真

    allegro_PCB_SI仿真

    標(biāo)簽： allegro_PCB_SI 仿真

    上傳時(shí)間： 2013-11-30

    上傳用戶：CSUSheep

  • 《Protel99SE電路設(shè)計(jì)與仿真》

    《Protel99SE電路設(shè)計(jì)與仿真》，軟件實(shí)用資料

    標(biāo)簽： Protel 99 SE 電路設(shè)計(jì)

    上傳時(shí)間： 2013-10-11

    上傳用戶：linyao

  • PCB設(shè)計(jì)中SI的仿真與分析

      討論了高速PCB 設(shè)計(jì)中涉及的定時(shí)、反射、串?dāng)_、振鈴等信號(hào)完整性( SI)問(wèn)題,結(jié)合CA2DENCE公司提供的高速PCB設(shè)計(jì)工具Specctraquest和Sigxp,對(duì)一采樣率為125MHz的AD /DAC印制板進(jìn)行了仿真和分析,根據(jù)布線前和布線后的仿真結(jié)果設(shè)置適當(dāng)?shù)募s束條件來(lái)控制高速PCB的布局布線,從各個(gè)環(huán)節(jié)上保證高速電路的信號(hào)完整性。

    標(biāo)簽： PCB 仿真 分

    上傳時(shí)間： 2013-11-06

    上傳用戶：zhang97080564

  • pcb layout design(臺(tái)灣硬件工程師15年經(jīng)驗(yàn)

    PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setup􀃆pads􀃆stacks

    標(biāo)簽： layout design pcb 硬件工程師

    上傳時(shí)間： 2013-10-22

    上傳用戶：pei5

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