系統(tǒng)發(fā)射部分由Lorenz混沌電路和調(diào)頻電路產(chǎn)生混沌調(diào)頻載波信號(hào),經(jīng)采樣后在FPGA中實(shí)現(xiàn)差分延時(shí)和調(diào)制;接收部分基于非相干相關(guān)法,位同步模塊采用相關(guān)值與能量比值作為定時(shí)測(cè)度,通過(guò)設(shè)置門(mén)限和滑動(dòng)搜索窗口尋找初始同步,而后引入數(shù)字鎖相環(huán)進(jìn)行相關(guān)峰值跟蹤和位同步調(diào)整。
標(biāo)簽： FM-DCSK 混沌 原型設(shè)計(jì) 通信系統(tǒng)
上傳時(shí)間： 2013-10-27
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HDB3(High Density Bipolar三階高密度雙極性)碼是在AMI碼的基礎(chǔ)上改進(jìn)的一種雙極性歸零碼，它除具有AMI碼功率譜中無(wú)直流分量，可進(jìn)行差錯(cuò)自檢等優(yōu)點(diǎn)外，還克服了AMI碼當(dāng)信息中出現(xiàn)連“0”碼時(shí)定時(shí)提取困難的缺點(diǎn)，而且HDB3碼頻譜能量主要集中在基波頻率以下，占用頻帶較窄，是ITU-TG.703推薦的PCM基群、二次群和三次群的數(shù)字傳輸接口碼型,因此HDB3碼的編解碼就顯得極為重要了[1]。目前，HDB3碼主要由專用集成電路及相應(yīng)匹配的外圍中小規(guī)模集成芯片來(lái)實(shí)現(xiàn)，但集成程度不高，特別是位同步提取非常復(fù)雜，不易實(shí)現(xiàn)。隨著可編程器件的發(fā)展，這一難題得到了很好地解決。
上傳時(shí)間： 2013-11-01
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VHDL程序，使用鎖相法實(shí)現(xiàn)位同步的算法，并可以對(duì)算法進(jìn)行仿真
上傳時(shí)間： 2013-12-11
上傳用戶：123456wh
數(shù)字通信系統(tǒng)的設(shè)計(jì)及其性能和所傳輸?shù)臄?shù)字信號(hào)的統(tǒng)計(jì)特性有關(guān)。所謂 加擾技術(shù)，就是不增加多余度而擾亂信號(hào)，改變數(shù)字信號(hào)的統(tǒng)計(jì)特性，使其近 似于白噪聲統(tǒng)計(jì)特性的一種技術(shù)。這種技術(shù)的基礎(chǔ)是建立在反饋移位寄存器序 列（偽隨機(jī)序列）理論之上的。解擾是加擾的逆過(guò)程，恢復(fù)原始的數(shù)字信號(hào)。 如果數(shù)字信號(hào)具有周期性，則信號(hào)頻譜為離散的譜線，由于電路的非線 性，在多路通信系統(tǒng)中，這些譜線對(duì)相鄰信道的信號(hào)造成串?dāng)_。而短周期信號(hào) 經(jīng)過(guò)擾碼器后，周期序列變長(zhǎng)，譜線頻率變低，產(chǎn)生的非線性分量落入相鄰信 道之外，因此干擾減小。 在有些數(shù)字通信設(shè)備中，從碼元“0”和“1”的交變點(diǎn)提取定時(shí)信息，若 傳輸?shù)臄?shù)字信號(hào)中經(jīng)常出現(xiàn)長(zhǎng)的“1”或“0”游程，將影響位同步的建立和保 持。而擾碼器輸出的周期序列有足夠多的“0”、“1”交變點(diǎn)，能夠保證同步 定時(shí)信號(hào)的提取。
標(biāo)簽： 數(shù)字通信系統(tǒng) 性能 傳輸 數(shù)字信號(hào)
上傳時(shí)間： 2014-01-23
上傳用戶：star_in_rain
基于VHDL語(yǔ)言的HDB3碼編譯碼器的設(shè)計(jì) HDB3 碼的全稱是三階高密度雙極性碼，它是數(shù)字基帶傳輸中的一種重要碼型，具有頻譜中無(wú)直流分量、能量集中、提取位同步信息方便等優(yōu)點(diǎn)。HDB3 碼是在AMI碼(極性交替轉(zhuǎn)換碼)的基礎(chǔ)上發(fā)展起來(lái)的，解決了AMI碼在連0碼過(guò)多時(shí)同步提取困難的問(wèn)題
標(biāo)簽： HDB3 VHDL 語(yǔ)言 編譯碼器
上傳時(shí)間： 2015-12-21
上傳用戶：jeffery
dpll的verilog代碼，完成數(shù)字鎖相。用于時(shí)鐘對(duì)準(zhǔn)，位同步。
上傳時(shí)間： 2017-07-04
上傳用戶：lanjisu111
FPGAcpld結(jié)構(gòu)分析 pga的EDA設(shè)計(jì)方法 fpga中的微程序設(shè)計(jì) 復(fù)雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應(yīng)用和實(shí)現(xiàn)數(shù)字邏 一種使用fpga設(shè)計(jì)的DRAM控制器 用cpld器件實(shí)現(xiàn)24位同步計(jì)數(shù)器的設(shè)計(jì)
標(biāo)簽： cpld fpga FPGAcpld DRAM
上傳時(shí)間： 2017-07-20
上傳用戶：ikemada
wcdma里面擴(kuò)頻所需的0號(hào)擾碼源文件，并產(chǎn)生S行曲線，實(shí)現(xiàn)超前滯后門(mén)位同步
上傳時(shí)間： 2014-01-01
上傳用戶：源碼3
2016年浙江省電子大賽F題 位同步時(shí)鐘提取電路
上傳時(shí)間： 2016-07-26
上傳用戶：alia
一般的通信中，硬件抗干擾措施只能盡量減小誤碼的概率，而不可能絕對(duì)消除誤碼，對(duì)于一般個(gè)別位的誤碼，采取適當(dāng)?shù)妮o助措施后，可以不影響實(shí)用。然而，如果一次性的干擾使得通信進(jìn)入不正常狀態(tài)而無(wú)法恢復(fù)，那就是嚴(yán)重的問(wèn)題，不得不特別對(duì)待。在普通單片機(jī)的同步串行通信中，從機(jī)一方完全依靠主機(jī)提供的位同步時(shí)鐘來(lái)工作，沒(méi)有單獨(dú)的“群同步”機(jī)制。因此一旦時(shí)鐘信號(hào)線上出現(xiàn)干擾，有可能使從機(jī)的位計(jì)數(shù)發(fā)生差錯(cuò)，結(jié)果是從機(jī)一方的字節(jié)界限和主機(jī)一方發(fā)生錯(cuò)位。這種錯(cuò)位會(huì)一直持續(xù)下去，無(wú)法恢復(fù)，造成惡性后果。大多數(shù)的應(yīng)用程序中，數(shù)據(jù)傳輸中間的空閑時(shí)間往往較長(zhǎng)，因而在這一段時(shí)間中，時(shí)鐘信號(hào)線上受到干擾的可能性也相對(duì)較大。還有，如果主機(jī)和從機(jī)程序不同時(shí)開(kāi)始加電運(yùn)行，也有可能一開(kāi)始字節(jié)界限就有錯(cuò)位.本文介紹一種在AVR單片機(jī)SPI主從式通信中較徹底消除字節(jié)錯(cuò)位的設(shè)計(jì)方法。其思想是：通過(guò)聯(lián)絡(luò)信號(hào)實(shí)現(xiàn)群同步，而聯(lián)絡(luò)信號(hào)可以直接利用AVR的SS引腳。1 AVR的SS引腳AVR單片機(jī)SPI通信接口有四個(gè)引腳：MOSI 主機(jī)用作數(shù)據(jù)輸出，從機(jī)用作數(shù)據(jù)輸入；MISO 主機(jī)用作數(shù)據(jù)輸入，從機(jī)用作數(shù)據(jù)輸出：SCK 同步時(shí)鐘信號(hào)；ss從機(jī)選擇。
標(biāo)簽： avr 單片機(jī) spi 通信 抗干擾
上傳時(shí)間： 2022-06-27
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