數(shù)字同步的基本概念 同步是指通信雙方的定時信號符合一定的時間關(guān)系，它又可以分為位同步、幀同步和網(wǎng)同步： 位同步是指通信雙方的位定時脈沖信號頻率相等且符合一定的相位關(guān)系。 幀同步是指通信雙方的幀定時信號的頻率相同且保持一定的相位關(guān)系。幀同步的作用是在同步復(fù)用的情況下，能夠正確地區(qū)分每一幀的起始位置從而確定各路信號的相應(yīng)位置并正確地把它們區(qū)分開來。幀同步是通過在信碼中插入幀同步碼來實現(xiàn)的。 網(wǎng)同步是指網(wǎng)絡(luò)中各個節(jié)點的時鐘信號的頻率相等 。
標(biāo)簽： 數(shù)字同步網(wǎng) 時間同步
上傳時間： 2013-10-29
上傳用戶：宋桃子
系統(tǒng)發(fā)射部分由Lorenz混沌電路和調(diào)頻電路產(chǎn)生混沌調(diào)頻載波信號,經(jīng)采樣后在FPGA中實現(xiàn)差分延時和調(diào)制;接收部分基于非相干相關(guān)法,位同步模塊采用相關(guān)值與能量比值作為定時測度,通過設(shè)置門限和滑動搜索窗口尋找初始同步,而后引入數(shù)字鎖相環(huán)進(jìn)行相關(guān)峰值跟蹤和位同步調(diào)整。
標(biāo)簽： FM-DCSK 混沌 原型設(shè)計 通信系統(tǒng)
上傳時間： 2013-10-27
上傳用戶：wkxiian
HDB3(High Density Bipolar三階高密度雙極性)碼是在AMI碼的基礎(chǔ)上改進(jìn)的一種雙極性歸零碼，它除具有AMI碼功率譜中無直流分量，可進(jìn)行差錯自檢等優(yōu)點外，還克服了AMI碼當(dāng)信息中出現(xiàn)連“0”碼時定時提取困難的缺點，而且HDB3碼頻譜能量主要集中在基波頻率以下，占用頻帶較窄，是ITU-TG.703推薦的PCM基群、二次群和三次群的數(shù)字傳輸接口碼型,因此HDB3碼的編解碼就顯得極為重要了[1]。目前，HDB3碼主要由專用集成電路及相應(yīng)匹配的外圍中小規(guī)模集成芯片來實現(xiàn)，但集成程度不高，特別是位同步提取非常復(fù)雜，不易實現(xiàn)。隨著可編程器件的發(fā)展，這一難題得到了很好地解決。
上傳時間： 2013-11-01
上傳用戶：lindor
針對特定微處理器而開發(fā)的程式，其功能是控制基本的I/O，使之有時鐘的功能
標(biāo)簽： 程式
上傳時間： 2015-09-06
上傳用戶：李彥東
VHDL程序，使用鎖相法實現(xiàn)位同步的算法，并可以對算法進(jìn)行仿真
上傳時間： 2013-12-11
上傳用戶：123456wh
數(shù)字通信系統(tǒng)的設(shè)計及其性能和所傳輸?shù)臄?shù)字信號的統(tǒng)計特性有關(guān)。所謂 加擾技術(shù)，就是不增加多余度而擾亂信號，改變數(shù)字信號的統(tǒng)計特性，使其近 似于白噪聲統(tǒng)計特性的一種技術(shù)。這種技術(shù)的基礎(chǔ)是建立在反饋移位寄存器序 列（偽隨機(jī)序列）理論之上的。解擾是加擾的逆過程，恢復(fù)原始的數(shù)字信號。 如果數(shù)字信號具有周期性，則信號頻譜為離散的譜線，由于電路的非線 性，在多路通信系統(tǒng)中，這些譜線對相鄰信道的信號造成串?dāng)_。而短周期信號 經(jīng)過擾碼器后，周期序列變長，譜線頻率變低，產(chǎn)生的非線性分量落入相鄰信 道之外，因此干擾減小。 在有些數(shù)字通信設(shè)備中，從碼元“0”和“1”的交變點提取定時信息，若 傳輸?shù)臄?shù)字信號中經(jīng)常出現(xiàn)長的“1”或“0”游程，將影響位同步的建立和保 持。而擾碼器輸出的周期序列有足夠多的“0”、“1”交變點，能夠保證同步 定時信號的提取。
標(biāo)簽： 數(shù)字通信系統(tǒng) 性能 傳輸 數(shù)字信號
上傳時間： 2014-01-23
上傳用戶：star_in_rain
基于VHDL語言的HDB3碼編譯碼器的設(shè)計 HDB3 碼的全稱是三階高密度雙極性碼，它是數(shù)字基帶傳輸中的一種重要碼型，具有頻譜中無直流分量、能量集中、提取位同步信息方便等優(yōu)點。HDB3 碼是在AMI碼(極性交替轉(zhuǎn)換碼)的基礎(chǔ)上發(fā)展起來的，解決了AMI碼在連0碼過多時同步提取困難的問題
上傳時間： 2015-12-21
上傳用戶：jeffery
dpll的verilog代碼，完成數(shù)字鎖相。用于時鐘對準(zhǔn)，位同步。
上傳時間： 2017-07-04
上傳用戶：lanjisu111
FPGAcpld結(jié)構(gòu)分析 pga的EDA設(shè)計方法 fpga中的微程序設(shè)計 復(fù)雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應(yīng)用和實現(xiàn)數(shù)字邏 一種使用fpga設(shè)計的DRAM控制器 用cpld器件實現(xiàn)24位同步計數(shù)器的設(shè)計
標(biāo)簽： cpld fpga FPGAcpld DRAM
上傳時間： 2017-07-20
上傳用戶：ikemada
wcdma里面擴(kuò)頻所需的0號擾碼源文件，并產(chǎn)生S行曲線，實現(xiàn)超前滯后門位同步
上傳時間： 2014-01-01
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