賽靈思選用 28nm 高介電層金屬閘 (HKMG) 高性能低 功耗技術，并將該技術與新型一體化 ASMBLTM 架構相結合，從而推出能降低功耗、提高性能的新一代FPGA。這些器件實現了前所未有的高集成度和高帶寬，為系統架構師和設計人員提供了一種可替代 ASSP和 ASIC 的全面可編程解決方案。
上傳時間： 2013-10-10
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ADXL345是ADI公司生產的一款超低功耗3軸加速度計，廣泛應用于手機、醫療儀器、游戲和定點設備、工業儀器儀表及個人導航設備領域，他的分 辨率高達13位，測量范圍達± 16g。數字輸出數據為16位二進制補碼格式，可通過SPI(3線或4線)或I2C數字接口訪問。ADXL345非常適合移動設備應用。它可以在傾斜檢測 應用中測量靜態重力加速度，還可以測量運動或沖擊導致的動態加速度。其高分辨率(3.9mg/LSB)，能夠測量不到1.0°的傾斜角度變化。該器件提供 多種特殊檢測功能。活動和非活動檢測功能通過比較任意軸上的加速度與用戶設置的閾值來檢測有無運動發生。敲擊檢測功能可以檢測任意方向的單振和雙振動作。 自由落體檢測功能可以檢測器件是否正在掉落。這些功能可以獨立映射到兩個中斷輸出引腳中的一個。正在申請專利的集成式存儲器管理系統采用一個32級先進先 出(FIFO)緩沖器，可用于存儲數據，從而將主機處理器負荷降至最低，并降低整體系統功耗。低功耗模式支持基于運動的智能電源管理，從而以極低的功耗進 行閾值感測和運動加速度測量。
上傳時間： 2013-11-07
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介紹了面向空間科學實驗應用背景的高可靠控制器的解決方案。該方案利用MSP430與IGLOO系列FPGA的低功耗模式，設計了一種新型的溫備份方法，在保證系統高可靠性的前提下依然能夠達到較低的功耗，并確?？茖W實驗在單路控制電路失效的情況下能夠不中斷實驗進程。該控制器具有高可靠、低功耗以及接口資源豐富的特點，可以滿足各類空間科學實驗的需求，并已應用于空間有效載荷集成支持系統項目中。
上傳時間： 2013-11-11
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本技術文章將介紹如何運用 NI LabVIEW FPGA 來設計並客製化個人的 RF 儀器，同時探索軟體設計儀器可為測試系統所提供的優勢。
上傳時間： 2013-11-24
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全面介紹ICT測試技術
標簽： ICT
上傳時間： 2013-11-18
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全面介紹ICT測試技術
標簽： ICT
上傳時間： 2013-11-07
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賽靈思選用 28nm 高介電層金屬閘 (HKMG) 高性能低 功耗技術，并將該技術與新型一體化 ASMBLTM 架構相結合，從而推出能降低功耗、提高性能的新一代FPGA。這些器件實現了前所未有的高集成度和高帶寬，為系統架構師和設計人員提供了一種可替代 ASSP和 ASIC 的全面可編程解決方案。
上傳時間： 2013-11-07
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信號完整性是高速數字系統中要解決的一個首要問題之一，如何在高速PCB 設計過程中充分考慮信號完整性因素,并采取有效的控制措施,已經成為當今系統設計能否成功的關鍵。在這方面，差分線對具有很多優勢，比如更高的比特率 ,更低的功耗 ,更好的噪聲性能和更穩定的可靠性等。目前，差分線對在高速數字電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分線對設計。介紹了差分線對在PCB 設計中的一些要點，并給出具體設計方案。
上傳時間： 2013-10-26
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PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-11-17
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LAYOUT REPORT .............. 1 目錄.................. 1 1. PCB LAYOUT 術語解釋(TERMS)......... 2 2. Test Point : ATE 測試點供工廠ICT 測試治具使用............ 2 3. 基準點 (光學點) -for SMD:........... 4 4. 標記 (LABEL ING)......... 5 5. VIA HOLE PAD................. 5 6. PCB Layer 排列方式...... 5 7.零件佈置注意事項 (PLACEMENT NOTES)............... 5 8. PCB LAYOUT 設計............ 6 9. Transmission Line ( 傳輸線 )..... 8 10.General Guidelines – 跨Plane.. 8 11. General Guidelines – 繞線....... 9 12. General Guidelines – Damping Resistor. 10 13. General Guidelines - RJ45 to Transformer................. 10 14. Clock Routing Guideline........... 12 15. OSC & CRYSTAL Guideline........... 12 16. CPU
上傳時間： 2013-10-29
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