本文研制的數(shù)據(jù)采集器，用于采集導(dǎo)彈過(guò)載模擬試車臺(tái)的各種參數(shù),來(lái)評(píng)價(jià)導(dǎo)彈在飛行過(guò)程中的性能，由于試車臺(tái)是高速旋轉(zhuǎn)體，其工作環(huán)境惡劣，受電磁干擾大，而且設(shè)備要求高，如果遇到設(shè)備故障或設(shè)備事故，其損失相當(dāng)巨大，保證設(shè)備的安全性和可靠性較為困難。 本文在分析數(shù)字通信技術(shù)的基礎(chǔ)上，選用了基于現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)采用脈沖編碼調(diào)制(PCM)通信實(shí)現(xiàn)多路數(shù)據(jù)采集器的設(shè)計(jì)，其優(yōu)點(diǎn)是FPGA技術(shù)在數(shù)據(jù)采集器中可以進(jìn)行模塊化設(shè)計(jì)，增加了系統(tǒng)的抗干擾性、靈活性和適應(yīng)性，并且可以將整個(gè)PCM通信系統(tǒng)設(shè)計(jì)成可編程序系統(tǒng)，用戶只要稍加變更程序，則系統(tǒng)的被測(cè)路數(shù)、幀結(jié)構(gòu)、碼速率、標(biāo)度等均可改變以適應(yīng)任何場(chǎng)合。并且采用合理的糾錯(cuò)和加密編碼能夠?qū)崿F(xiàn)數(shù)據(jù)在傳輸工程中的完整性和安全性。 通過(guò)對(duì)PCM通信的特點(diǎn)研究，研制了一套集采集與傳輸?shù)南到y(tǒng)。文章給出了各個(gè)模塊的具體建模與設(shè)計(jì)，系統(tǒng)采用的是FPGA技術(shù)來(lái)實(shí)現(xiàn)數(shù)據(jù)采集和信號(hào)處理，采用VHDL實(shí)現(xiàn)了數(shù)字復(fù)接器和分接器、編解碼器、調(diào)制與解調(diào)模塊的建模與設(shè)計(jì)。采用基于NiosII實(shí)現(xiàn)串口通訊，構(gòu)建了實(shí)時(shí)性和準(zhǔn)確性通信網(wǎng)絡(luò)，實(shí)現(xiàn)了數(shù)據(jù)的采集。 測(cè)試數(shù)據(jù)和數(shù)據(jù)采集的實(shí)驗(yàn)結(jié)果證明，采用FPGA技術(shù)實(shí)現(xiàn)PCM信號(hào)的編碼、傳輸、解碼，能夠有較強(qiáng)的抗干擾性、抗噪聲性能好、差錯(cuò)可控、易加密、易與現(xiàn)代技術(shù)結(jié)合，并且誤碼率較低，要遠(yuǎn)遠(yuǎn)優(yōu)于傳統(tǒng)的方法。
標(biāo)簽： FPGA PCM 通信實(shí)現(xiàn) 多路
上傳時(shí)間： 2013-04-24
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LDPC(低密度奇偶校驗(yàn)碼)編碼是提高通信質(zhì)量和數(shù)據(jù)傳輸速率的關(guān)鍵技術(shù)。LDPC碼應(yīng)用于實(shí)際通信系統(tǒng)是本課題的研究重點(diǎn)。實(shí)際通信要求在LDPC碼長(zhǎng)盡量短、碼率盡量高及硬件可實(shí)現(xiàn)的前提下，結(jié)合連續(xù)相位MSK調(diào)制，滿足歸一化信噪比SNR=2dB時(shí)，系統(tǒng)誤碼率低于10-4。根據(jù)課題背景，本文主要研究基于FPGA的LDPC編碼器設(shè)計(jì)與實(shí)現(xiàn)。 LDPC碼的編碼復(fù)雜度往往與其幀長(zhǎng)的平方成正比，編碼復(fù)雜度大，成為編碼硬件實(shí)現(xiàn)的一個(gè)障礙；論文針對(duì)實(shí)際系統(tǒng)的預(yù)期指標(biāo)，通過(guò)對(duì)多種矩陣構(gòu)造算法的預(yù)選方案及影響LDPC碼性能參數(shù)仿真分析，基于1/2碼率，1024和2048兩種幀長(zhǎng)，設(shè)計(jì)了三種編碼器的備選方案，分別為直接下三角編碼器，串行準(zhǔn)循環(huán)編碼器和二階準(zhǔn)循環(huán)編碼器。 對(duì)于每種編碼器，分別設(shè)計(jì)了其整體結(jié)構(gòu)，并對(duì)每種編碼器的功能模塊進(jìn)行深入研究，設(shè)計(jì)完成后利用第3方軟件MODELSIM對(duì)編碼器進(jìn)行了時(shí)序仿真；根據(jù)時(shí)序仿真結(jié)果和綜合報(bào)告對(duì)三種編碼方案進(jìn)行比較，最終選擇串行準(zhǔn)循環(huán)編碼器作為硬件實(shí)現(xiàn)的編碼方案。 最后，在FPGA中硬件實(shí)現(xiàn)了串行準(zhǔn)循環(huán)編碼器并對(duì)其進(jìn)行測(cè)試，利用MATLAB仿真程序和串口通信工具最終驗(yàn)證了這種編碼器的正確性和硬件可實(shí)現(xiàn)性。
標(biāo)簽： LDPC FPGA 編碼器 實(shí)現(xiàn)研究
上傳時(shí)間： 2013-08-02
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在傳統(tǒng)的電力電子電路中，DC/DC變換器通常采用模擬電路實(shí)現(xiàn)電壓或電流的控制。數(shù)字控制與模擬控制相比，有著顯著的優(yōu)點(diǎn)，數(shù)字控制可以實(shí)現(xiàn)復(fù)雜的控制策略，同時(shí)大大提高系統(tǒng)的可靠性和靈活性，并易于實(shí)現(xiàn)系統(tǒng)的智能化。但目前數(shù)字控制基本上限于電力傳動(dòng)領(lǐng)域，DC/DC變換器由于其開(kāi)關(guān)頻率較高，一般其外圍功能由DSP或微處理器完成，而控制的核心，如PWM發(fā)生等大多采用專用控制芯片實(shí)現(xiàn)。FPGA由于其快速性、靈活性及保密性等優(yōu)點(diǎn)，近年來(lái)在數(shù)字控制領(lǐng)域受到越來(lái)越多的關(guān)注。基于FPGA的DC/DC變換器是電力電子領(lǐng)域重要的研究方向之一。本文研究了同步Buck變換器的建模、設(shè)計(jì)及仿真，采用Xinlix的VIRTEX-Ⅱ PRO FPGA開(kāi)發(fā)板實(shí)現(xiàn)了Buck變換器的全數(shù)字控制。 論文首先從Buck變換器的理論分析入手，根據(jù)它的物理特性，研究了該變換器的狀態(tài)空間平均模型和小信號(hào)分析。為了獲得高性能的開(kāi)關(guān)電源，提出并分析了混雜模型設(shè)計(jì)方案，然后進(jìn)行了控制器設(shè)計(jì)。并采用MATLAB/SIMULINK建立了同步Buck電路的仿真模型，并進(jìn)行仿真研究。浮點(diǎn)仿真的運(yùn)算精度與溢出問(wèn)題，影響了仿真的精度。為了克服這些不足，作者采用了定點(diǎn)仿真方法，得到了滿意的仿真結(jié)果。論文還著重論述了開(kāi)關(guān)電源的數(shù)字控制器部分，數(shù)字控制器一般由三個(gè)主要功能模塊組成：模數(shù)轉(zhuǎn)換器、數(shù)字脈寬調(diào)制器(Digital PulseWidth Modulation：DPWM)和數(shù)字補(bǔ)償器。文中重點(diǎn)研究了DPWM和數(shù)字補(bǔ)償器，闡述了目前高頻數(shù)字控制變換器中存在的主要問(wèn)題，特別是高頻狀態(tài)下DPWM分辨率較低，影響控制精度，甚至引起極限環(huán)(Limit Cycling)現(xiàn)象，對(duì)DPWM分辨率的提高與系統(tǒng)硬件工作頻率之間的矛盾、DPWM分辨率與A/D分辨率之間的關(guān)系等問(wèn)題作了全面深入的分析。論文提出了一種新的提高DPWM分辨率的方法，該方法在不提高系統(tǒng)硬件頻率的前提下，采用軟件使DPWM的分辨率大大提高。作者還設(shè)計(jì)了兩種數(shù)字補(bǔ)償器，并進(jìn)行了分析比較，選擇了合適的補(bǔ)償算法，達(dá)到了改善系統(tǒng)性能的目的。 設(shè)計(jì)完成后，作者使用ISE 9.1i軟件進(jìn)行了FPGA實(shí)現(xiàn)的前、后仿真，驗(yàn)證了所提出理論及控制算法的正確性。作者完成了Buck電路的硬件制作及基于FPGA的軟件設(shè)計(jì)，采用32MHz的硬件晶振實(shí)現(xiàn)了11-bit的DPWM分辨率，開(kāi)關(guān)頻率達(dá)到1MHz，得到了滿意的系統(tǒng)性能，論文最后給出了仿真和實(shí)驗(yàn)結(jié)果。
標(biāo)簽： FPGA DCDC 高頻 數(shù)字
上傳時(shí)間： 2013-07-23
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研制發(fā)射微小衛(wèi)星，是我國(guó)利用空間技術(shù)服務(wù)經(jīng)濟(jì)建設(shè)、造福人類的重要途徑。現(xiàn)代微小衛(wèi)星在短短20年里能取得長(zhǎng)足的發(fā)展，主要取決于微小衛(wèi)星自身的一系列特點(diǎn)：重量輕，體積小，成本低，性能高，安全可靠，發(fā)射方便、快捷靈活等。在衛(wèi)星通信系統(tǒng)中，由于傳輸信道的多徑和各種噪聲的影響，信號(hào)在接收端會(huì)引起差錯(cuò)，通過(guò)信道編碼環(huán)節(jié)，可對(duì)這些不可避免的差錯(cuò)進(jìn)行檢測(cè)和糾正。 在微小衛(wèi)星通信鏈路中，信道編碼器的任務(wù)是差錯(cuò)控制。本文采用符合空間數(shù)據(jù)系統(tǒng)咨詢委員會(huì)CCSDS標(biāo)準(zhǔn)的鏈接碼進(jìn)行信道編碼，即內(nèi)碼為（2，1，6）的卷積碼，外碼為（255，223）的RS碼，中間進(jìn)行交織操作。其中，里德-索羅蒙碼(簡(jiǎn)稱RS碼)是一種重要的非二進(jìn)制BCH碼，是分組碼中糾錯(cuò)能力最強(qiáng)的糾錯(cuò)碼，一次可以糾正多個(gè)突發(fā)錯(cuò)誤，廣泛地用于空間通信中。 本文針對(duì)南京航空航天大學(xué)自行研制的微小衛(wèi)星通信分系統(tǒng)的技術(shù)要求，在用SystemView和C語(yǔ)言仿真的基礎(chǔ)上，用硬件描述語(yǔ)言Verilog設(shè)計(jì)了RS（255，223）編碼器和譯碼器，使用Modelsim軟件進(jìn)行了功能仿真，并通過(guò)Xilinx公司的軟件ISE對(duì)設(shè)計(jì)進(jìn)行綜合、布局布線，最后生成可下載的比特流文件下載到Xilinx公司的型號(hào)為XC3S2000的FPGA芯片中，完成了電路的設(shè)計(jì)并實(shí)現(xiàn)了編碼譯碼的功能，表明本文設(shè)計(jì)的信道編解碼器的正確性和實(shí)用性，滿足了微小衛(wèi)星通信分系統(tǒng)的技術(shù)要求。
標(biāo)簽： FPGA RS碼 編譯碼器
上傳時(shí)間： 2013-08-01
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隨著多媒體編碼技術(shù)的發(fā)展，視頻壓縮標(biāo)準(zhǔn)在很多領(lǐng)域都得到了成功應(yīng)用，如視頻會(huì)議(H.263)、DVD(MPEG-2)、機(jī)頂盒(MPEG-2)等等，而網(wǎng)絡(luò)帶寬的不斷提升和高效視頻壓縮技術(shù)的發(fā)展使人們逐漸把關(guān)注的焦點(diǎn)轉(zhuǎn)移到了寬帶網(wǎng)絡(luò)數(shù)字電視(IPTV)、流媒體等基于傳輸?shù)臉I(yè)務(wù)上來(lái)。帶寬的增加為流式媒體的發(fā)展鋪平了道路，而高效的視頻壓縮標(biāo)準(zhǔn)的出臺(tái)則是流媒體技術(shù)發(fā)展的關(guān)鍵。H.264/AVC是由國(guó)際電信聯(lián)合會(huì)和國(guó)際標(biāo)準(zhǔn)化組織共同發(fā)展的下一代視頻壓縮標(biāo)準(zhǔn)之一。新標(biāo)準(zhǔn)中采用了新的視頻壓縮技術(shù)，如多模式幀間預(yù)測(cè)、1/4像素精度預(yù)測(cè)、整數(shù)DCT變換、變塊尺寸運(yùn)動(dòng)補(bǔ)償、基于上下文的二元算術(shù)編碼(CABAC)、基于上下文的變長(zhǎng)編碼(CAVLC)等等，這些技術(shù)的采用大大提高了視頻壓縮的效率，更有利于寬帶網(wǎng)絡(luò)數(shù)字電視(IPTV)、流媒體等基于傳輸?shù)臉I(yè)務(wù)的實(shí)現(xiàn)。 本文主要根據(jù)視頻會(huì)議應(yīng)用的需要對(duì)JM8.6代碼進(jìn)行優(yōu)化，目標(biāo)是實(shí)現(xiàn)基于Baseline的低復(fù)雜度的CIF編碼器，并對(duì)部分功能模塊進(jìn)行電路設(shè)計(jì)。在設(shè)計(jì)方法上采用自頂向下的設(shè)計(jì)方法，首先對(duì)H.264編碼器的C代碼和算法進(jìn)行優(yōu)化，并對(duì)優(yōu)化后的結(jié)果進(jìn)行測(cè)試比較，結(jié)果顯示在圖像質(zhì)量沒(méi)有明顯降低的情況下，H.264編碼器編碼CIF格式視頻每秒達(dá)到15幀以上，滿足了視頻會(huì)議應(yīng)用的實(shí)時(shí)性要求。然后，以C模型為參考對(duì)H.264編碼器的部分功能模塊電路進(jìn)行設(shè)計(jì)。采用Verilog HDL實(shí)現(xiàn)了這些模塊，并在Quartus Ⅱ中進(jìn)行了綜合、仿真、驗(yàn)證。主要完成了Zig-zag掃描和CAVLC模塊的設(shè)計(jì)，詳細(xì)說(shuō)明模塊的工作原理和過(guò)程，然后進(jìn)行多組的仿真測(cè)試，結(jié)果與C模型相應(yīng)部分的結(jié)果一致，證明了設(shè)計(jì)的正確性。
標(biāo)簽： FPGA H264 視頻編碼器
上傳時(shí)間： 2013-06-11
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當(dāng)今電子系統(tǒng)的設(shè)計(jì)是以大規(guī)模FPGA為物理載體的系統(tǒng)芯片的設(shè)計(jì)，基于FPGA的片上系統(tǒng)可稱為可編程片上系統(tǒng)(SOPC)。SOPC的設(shè)計(jì)是以知識(shí)產(chǎn)權(quán)核(IPCore)為基礎(chǔ)，以硬件描述語(yǔ)言為主要設(shè)計(jì)手段，借助以計(jì)算機(jī)為平臺(tái)的EDA工具進(jìn)行的。 本文在介紹了FPGA與SOPC相關(guān)技術(shù)的基礎(chǔ)上，給出了SOPC技術(shù)開(kāi)發(fā)調(diào)制解調(diào)器的方案。在分析設(shè)計(jì)軟件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ開(kāi)發(fā)軟件進(jìn)行SOPC(System On a Programmable Chip)設(shè)計(jì)流程后，依據(jù)調(diào)制解調(diào)算法提出了一種基于DSP Builder調(diào)制解調(diào)器的SOPC實(shí)現(xiàn)方案，模塊化的設(shè)計(jì)方法大大縮短了調(diào)制解調(diào)器的開(kāi)發(fā)周期。 在SOPC技術(shù)開(kāi)發(fā)調(diào)制解調(diào)器的過(guò)程中，用MATLAB/Simulink的圖形方式調(diào)用Altera DSP Builder和其他Simulink庫(kù)中的圖形模塊(Block)進(jìn)行系統(tǒng)建模，在Simulink中仿真通過(guò)后，利用DSP Builder將Simulink的模型文件(．mdl)轉(zhuǎn)化成通用的硬件描述語(yǔ)言VHDL文件，從而避免了VHDL語(yǔ)言手動(dòng)編寫系統(tǒng)的煩瑣過(guò)程，將精力集中于算法的優(yōu)化上。 基于DSP Builder的開(kāi)發(fā)功能，調(diào)制解調(diào)器電路中的低通濾波器可直接調(diào)用FIRIP Core，進(jìn)一步提高了開(kāi)發(fā)效率。 在進(jìn)行編譯、仿真調(diào)試成功后，經(jīng)過(guò)QuartusⅡ?qū)⒕幾g生成的編程文件下載到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件編程，從而給出了一種調(diào)制解調(diào)器的SOPC系統(tǒng)實(shí)現(xiàn)方案。
標(biāo)簽： FPGA 調(diào)制解調(diào)器
上傳時(shí)間： 2013-05-28
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回波消除器廣泛應(yīng)用于公用電話交換網(wǎng)(PSTN)、移動(dòng)通信系統(tǒng)和視頻電話會(huì)議系統(tǒng)等多種語(yǔ)音通信領(lǐng)域。在PSTN系統(tǒng)中，由于線路阻抗不匹配，遠(yuǎn)端語(yǔ)音信號(hào)通過(guò)混合線圈時(shí)產(chǎn)生一定泄漏，一部分信號(hào)又傳回遠(yuǎn)端，產(chǎn)生線路回波，回波的存在會(huì)嚴(yán)重影響語(yǔ)音通信質(zhì)量。本文主要針對(duì)線路回波進(jìn)行研究，設(shè)計(jì)并實(shí)現(xiàn)了滿足實(shí)用要求的基于FPGA平臺(tái)的回波消除器。 首先，對(duì)回波產(chǎn)生原理和目前幾種常用回波消除算法進(jìn)行了分析，在研究自適應(yīng)回波消除器的各個(gè)模塊，特別是深入分析各種自適應(yīng)濾波算法和雙講檢測(cè)算法，綜合考慮各種算法的運(yùn)算復(fù)雜度和性能的情況下，這里采用NLMS算法實(shí)現(xiàn)自適應(yīng)回波消除器。針對(duì)傳統(tǒng)雙講檢測(cè)算法在近端語(yǔ)音幅度較低情況下容易產(chǎn)生誤判的情況，給出一種基于子帶濾波器組的改進(jìn)雙講檢測(cè)算法。 本文首先使用C語(yǔ)言實(shí)現(xiàn)回波消除器的各個(gè)模塊，其中包括自適應(yīng)濾波器、遠(yuǎn)端檢測(cè)、雙講檢測(cè)、非線性處理和舒適噪聲產(chǎn)生模塊。經(jīng)過(guò)仿真測(cè)試，相關(guān)模塊算法能夠有效提高回波消除器性能。在此基礎(chǔ)上，本文使用硬件描述語(yǔ)言Veillog HDL，在QuartusⅡ和ModelSim軟件平臺(tái)上實(shí)現(xiàn)各功能模塊，并通過(guò)模塊級(jí)和系統(tǒng)級(jí)功能仿真以及時(shí)序仿真驗(yàn)證，最終在現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Arrav，F(xiàn)PGA)平臺(tái)上實(shí)現(xiàn)回波消除系統(tǒng)。本文詳細(xì)闡述了基于FPGA的設(shè)計(jì)流程與設(shè)計(jì)方法，并描述了自適應(yīng)濾波器、基于分布式算法FIR濾波器、除法器和有限狀態(tài)機(jī)的設(shè)計(jì)過(guò)程。 根據(jù)ITU-T G.168標(biāo)準(zhǔn)提出的測(cè)試要求，本文塒基于FPGA設(shè)計(jì)實(shí)現(xiàn)的自適應(yīng)回波消除系統(tǒng)進(jìn)行大量主客觀測(cè)試。經(jīng)過(guò)測(cè)試，各項(xiàng)性能指標(biāo)均達(dá)到或超過(guò)G.168標(biāo)準(zhǔn)的要求，具有良好的回波消除效果。
標(biāo)簽： FPGA 回波 消除器
上傳時(shí)間： 2013-06-18
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本文將高效數(shù)字調(diào)制方式QAM和軟件無(wú)線電技術(shù)相結(jié)合，在大規(guī)模可編程邏輯器件FPGA上對(duì)16QAM算法實(shí)現(xiàn)。在當(dāng)今頻譜資源日趨緊缺的情況下有很大現(xiàn)實(shí)意義。 論文對(duì)16QAM軟件實(shí)現(xiàn)的基礎(chǔ)理論，帶通采樣理論、變速率數(shù)字信號(hào)處理相關(guān)抽取內(nèi)插技術(shù)做了推導(dǎo)和分析；深入研究了軟件無(wú)線電核心技術(shù)數(shù)字下變頻原理和其實(shí)現(xiàn)結(jié)構(gòu)；對(duì)CIC、半帶等高效數(shù)字濾波器原理結(jié)構(gòu)和性能作了研究；16QAM調(diào)制和解調(diào)系統(tǒng)設(shè)計(jì)采用自項(xiàng)向下設(shè)計(jì)思想；采用硬件描述語(yǔ)言VerilogHDL在EDA工具QuartusII環(huán)境下實(shí)現(xiàn)代碼輸入；對(duì)系統(tǒng)調(diào)試采用了算法仿真和在系統(tǒng)實(shí)測(cè)調(diào)試相結(jié)合方法。 論文首先對(duì)16QAM調(diào)制解調(diào)算法進(jìn)行系統(tǒng)級(jí)仿真，并對(duì)實(shí)現(xiàn)的各模塊的可行性仿真驗(yàn)證，在此基礎(chǔ)上，完成了調(diào)制端16QAM信號(hào)的時(shí)鐘分頻模塊、串并轉(zhuǎn)換模塊、星座映射、8倍零值內(nèi)插、低通濾波以及FPGA和AD9857接口等模塊；解調(diào)器主要完成帶通采樣、16倍CIC抽取濾波，升余弦滾降濾波，以及16QAM解碼等模塊，實(shí)現(xiàn)了16QAM調(diào)制器；給出了中頻信號(hào)時(shí)域測(cè)試波形和頻譜圖。本系統(tǒng)在200KHz帶寬下實(shí)現(xiàn)了512Kbps的高速數(shù)據(jù)數(shù)率傳輸。論文還對(duì)增強(qiáng)型數(shù)字鎖相環(huán)EPLL的實(shí)現(xiàn)結(jié)構(gòu)進(jìn)行了研究和性能分析。
標(biāo)簽： FPGA QAM 16 調(diào)制
上傳時(shí)間： 2013-07-29
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卷積Turbo碼因其優(yōu)異的糾錯(cuò)性能越來(lái)越受人門的關(guān)注，而編碼器和譯碼器是編碼理論實(shí)際應(yīng)用的重點(diǎn)和難點(diǎn)。論文根據(jù)IEEE802.16e標(biāo)準(zhǔn)，以低時(shí)延、高吞吐量、支持高時(shí)鐘頻率、參數(shù)可配置為目標(biāo)，對(duì)卷積Turbo碼編碼器和譯碼器的FPG...
標(biāo)簽： Turbo FPGA 卷積 編譯碼器
上傳時(shí)間： 2013-05-19
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·Σ 一△模數(shù)轉(zhuǎn)換器可實(shí)現(xiàn)高分辨率模數(shù)轉(zhuǎn)換，而且價(jià)格低，使用方便，因而近年來(lái)應(yīng)用廣泛。在簡(jiǎn)單介紹了ADS1256的結(jié)構(gòu)特點(diǎn)和工作原理的基礎(chǔ)上，闡明如何應(yīng)用該器件以及應(yīng)用過(guò)程中需要注意的問(wèn)題，為ADS1256或類似器件的使用者提供參考。
標(biāo)簽： 1256 ADS 高精度 模數(shù)轉(zhuǎn)換器
上傳時(shí)間： 2013-08-04
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