這是臺(tái)灣鳥(niǎo)哥linux私房菜的電子書檔，內(nèi)容是一些linux的基礎(chǔ)教學(xué)與架設(shè)伺服器的設(shè)定，希望大家會(huì)喜歡
標(biāo)簽： linux
上傳時(shí)間： 2014-01-18
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用verilog設(shè)計(jì)密勒解碼器 一、題目： 設(shè)計(jì)一個(gè)密勒解碼器電路 二、輸入信號(hào)： 1． DIN：輸入數(shù)據(jù) 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復(fù)位信號(hào)，低有效 三、輸入信號(hào)說(shuō)明： 輸入數(shù)據(jù)為串行改進(jìn)密勒碼，每個(gè)碼元持續(xù)時(shí)間為8μs，即16個(gè)CLK時(shí)鐘；數(shù)據(jù)流是由A、B、C三種信號(hào)組成； A：前8個(gè)時(shí)鐘保持“1”，接著5個(gè)時(shí)鐘變?yōu)椤?”，最后3個(gè)時(shí)鐘為“1”。 B：在整個(gè)碼元持續(xù)時(shí)間內(nèi)都沒(méi)有出現(xiàn)“0”，即連續(xù)16個(gè)時(shí)鐘保持“1”。 C：前5個(gè)時(shí)鐘保持“0”，后面11個(gè)時(shí)鐘保持“1”。 改進(jìn)密勒碼編碼規(guī)則如下： 如果碼元為邏輯“1”，用A信號(hào)表示。 如果碼元為邏輯“0”，用B信號(hào)表示，但以下兩種特例除外：如果出現(xiàn)兩個(gè)以上連“0”，則從第二個(gè)“0”起用C信號(hào)表示；如果在“通信起始位”之后第一位就是“0”，則用C信號(hào)表示，以下類推； “通信起始位”，用C信號(hào)表示； “通信結(jié)束位”，用“0”及緊隨其后的B信號(hào)表示。 “無(wú)數(shù)據(jù)”，用連續(xù)的B信號(hào)表示。
標(biāo)簽： verilog 2MHz DIN CLK
上傳時(shí)間： 2013-12-02
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AT89S52原理圖AT89S52是一種低功耗、高性能CMOS8位微控制器，具有8K 在系統(tǒng)可編程 Flash 存儲(chǔ)器。使用 Atmel 公司高密度非 易失性存儲(chǔ)器技術(shù)制造，與工業(yè) 80C51 產(chǎn)品指令和引腳完全兼容。片上Flash允許程序儲(chǔ)器在系統(tǒng)可編程，亦適于常規(guī)編程器。在單芯片上，擁有靈巧的 8 位 CPU 和在系統(tǒng)可編程Flash，使得 AT89S52為眾多嵌入式控制應(yīng)用系統(tǒng)提供高靈活、超有效的解決方案。
上傳時(shí)間： 2013-12-25
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設(shè)計(jì)一個(gè)字節(jié)（8 位）比較器。 要求：比較兩個(gè)字節(jié)的大小，如a[7:0]大于 b[7:0]輸出高電平,否則輸出低電平,改寫測(cè)試 模型,使其能進(jìn)行比較全面的測(cè)試 。
上傳時(shí)間： 2015-11-07
上傳用戶：manking0408
國(guó)外的一篇關(guān)于低噪聲放大器的論文，可用于機(jī)頂盒內(nèi)的調(diào)協(xié)器，歡迎下載！
上傳時(shí)間： 2015-11-25
上傳用戶：ljt101007
現(xiàn)有的逆變器，有方波輸出和正弦波輸出的。但不能適用所有電器，正弦波輸出的逆變器就沒(méi)有這方面的缺點(diǎn)，卻存在效率低的缺點(diǎn)。文中介紹了一款高效率正弦波逆變器。
上傳時(shí)間： 2015-11-26
上傳用戶：chenjjer
比較器在最常用的簡(jiǎn)單集成電路中排名第二，僅次于排名第一的運(yùn)算放大器。在各類 出版物中可以經(jīng)常看到運(yùn)算放大器的理論，關(guān)于運(yùn)算放大器的設(shè)計(jì)和使用方法的圖書也非 常多，可是我們卻很難找到關(guān)于比較器的理論研究，究其原因，比較器本身功能十分簡(jiǎn) 單，只用于比較電壓，然后根據(jù)比較結(jié)果，把輸出電壓設(shè)定在數(shù)字低態(tài)或高態(tài)。
上傳時(shí)間： 2014-02-11
上傳用戶：huannan88
DPLL由 鑒相器 模K加減計(jì)數(shù)器 脈沖加減電路 同步建立偵察電路 模N分頻器 構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計(jì)數(shù)器的K值決定DPLL的精度和同步建立時(shí)間,K越大,則同步建立時(shí)間長(zhǎng),同步精度高.反之則短,低.
標(biāo)簽： signal_out signal_in DPLL 模
上傳時(shí)間： 2013-12-26
上傳用戶：希醬大魔王
matlab生成m序列的函數(shù) 原來(lái)那個(gè)效率太低，主要是因?yàn)閷?shí)際應(yīng)用并不需要生成太長(zhǎng)的m序列，加入了需求長(zhǎng)度，能有效減少運(yùn)行時(shí)間。25級(jí)的移位寄存器，運(yùn)行了一個(gè)小時(shí)都沒(méi)有出來(lái)一周期，我僅僅需要三千bit而已。改進(jìn)版：
標(biāo)簽： matlab 序列 函數(shù) 效率
上傳時(shí)間： 2014-01-27
上傳用戶：stampede
Keil c編寫的DS1302源代碼。DS1302 是美國(guó)DALLAS公司推出的一種高性能、低功耗、帶RAM的實(shí)時(shí)時(shí)鐘電路，它可以對(duì)年、月、日、周日、時(shí)、分、秒進(jìn)行計(jì)時(shí)，具有閏年補(bǔ)償功能，工作電壓為2.5V～5.5V。采用三線接口與CPU進(jìn)行同步通信，并可采用突發(fā)方式一次傳送多個(gè)字節(jié)的時(shí)鐘信號(hào)或RAM數(shù)據(jù)。DS1302內(nèi)部有一個(gè)31×8的用于臨時(shí)性存放數(shù)據(jù)的RAM寄存器。DS1302是DS1202的升級(jí)產(chǎn)品，與DS1202兼容，但增加了主電源/后背電源雙電源引腳，同時(shí)提供了對(duì)后背電源進(jìn)行涓細(xì)電流充電的能力。
上傳時(shí)間： 2014-01-08
上傳用戶：stampede
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