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使用說(shuō)明書(shū)

5分鐘學(xué)會(huì)使用CPLD VHDL語言

5分鐘學(xué)會(huì) 使用 CPLD \r\nVHDL語言

標(biāo)簽： CPLD VHDL 分語言

上傳時(shí)間： 2013-08-11

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使用Verilog編寫的同步FIFO

使用Verilog編寫的同步FIFO，可通過設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡單實(shí)用。

標(biāo)簽： Verilog FIFO 編寫

上傳時(shí)間： 2013-08-12

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PFGA的驅(qū)動(dòng) 可直接使用

PFGA的驅(qū)動(dòng) 可直接使用希望對(duì)大家有幫助\r\n

標(biāo)簽： PFGA 驅(qū)動(dòng)

上傳時(shí)間： 2013-08-12

上傳用戶：koulian
使用cordic實(shí)現(xiàn)動(dòng)態(tài)配置以提高FPGA的整體性能的高效算法具體詳解

一篇關(guān)于使用cordic實(shí)現(xiàn)動(dòng)態(tài)配置以提高FPGA的整體性能的高效算法具體詳解，很實(shí)用哦

標(biāo)簽： cordic FPGA 動(dòng)態(tài)配置性能

上傳時(shí)間： 2013-08-13

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教大家如何使用FPGA中的SignalTap

教大家如何使用FPGA中的SignalTap，這是一個(gè)相當(dāng)有用的工具

標(biāo)簽： SignalTap FPGA 家如何使用

上傳時(shí)間： 2013-08-13

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使用單片機(jī)和CPLD聯(lián)合控制步進(jìn)電機(jī)的方案

】本文介紹了一個(gè)使用單片機(jī)和CPLD聯(lián)合控制步進(jìn)電機(jī)的方案。首先闡明步進(jìn)電機(jī)的工作原理及控制方法，然后\r\n提出了系統(tǒng)的軟硬件設(shè)計(jì)框架，詳細(xì)討論了單片機(jī)和CPLD的邏輯接口問題和交換數(shù)據(jù)的協(xié)議，以及用狀態(tài)機(jī)來設(shè)計(jì)脈沖分配器\r\n的方法。

標(biāo)簽： CPLD 用單片機(jī) 控制步進(jìn)電機(jī)

上傳時(shí)間： 2013-08-14

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基于FPGA的mif文件創(chuàng)建與使用

fpga 基于FPGA的mif文件創(chuàng)建與使用

標(biāo)簽： FPGA mif

上傳時(shí)間： 2013-08-14

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本資料適合fpga初學(xué)者入門使用

本資料適合fpga初學(xué)者入門使用，包括：fpga設(shè)計(jì)資料大全，fpga的交流電機(jī)控制，fpga的中文培訓(xùn)教程

標(biāo)簽： fpga 初學(xué)者

上傳時(shí)間： 2013-08-15

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EDK9．1i和ISE9．1i等工具的設(shè)計(jì)使用流程

介紹了Xilinx最新的EDK9．1i和ISE9．1i等工具的設(shè)計(jì)使用流程

標(biāo)簽： EDK9 ISE9 流程

上傳時(shí)間： 2013-08-16

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使用FPGA實(shí)現(xiàn)直方圖基本處理——均衡化、規(guī)定化的例子

使用FPGA實(shí)現(xiàn)直方圖基本處理——均衡化、規(guī)定化的例子

標(biāo)簽： FPGA 直方圖均衡

上傳時(shí)間： 2013-08-16

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