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開關(guān)在電路中起接通信號或斷開信號的作用。最常見的可控開關(guān)是繼電器，當(dāng)給驅(qū)動(dòng)繼電器的驅(qū)動(dòng)電路加高電平或低電平時(shí)，繼電器就吸合或釋放，其觸點(diǎn)接通或斷開電路。CMOS模擬開關(guān)是一種可控開關(guān)，它不象繼電器那樣可以用在大電流、高電壓場合，只適于處理幅度不超過其工作電壓、電流較小的模擬或數(shù)字信號。 一、常用CMOS模擬開關(guān)引腳功能和工作原理 1.四雙向模擬開關(guān)CD4066 CD4066 的引腳功能如圖1所示。每個(gè)封裝內(nèi)部有4個(gè)獨(dú)立的模擬開關(guān)，每個(gè)模擬開關(guān)有輸入、輸出、控制三個(gè)端子，其中輸入端和輸出端可互換。當(dāng)控制端加高電平時(shí)，開關(guān)導(dǎo)通；當(dāng)控制端加低電平時(shí)開關(guān)截止。模擬開關(guān)導(dǎo)通時(shí)，導(dǎo)通電阻為幾十歐姆；模擬開關(guān)截止時(shí)，呈現(xiàn)很高的阻抗，可以看成為開路。模擬開關(guān)可傳輸數(shù)字信號和模擬信號，可傳輸?shù)哪M信號的上限頻率為40MHz。各開關(guān)間的串?dāng)_很小，典型值為－50dB。
標(biāo)簽： CMOS 模擬開關(guān) 工作原理
上傳時(shí)間： 2013-10-27
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由于電磁兼容的迫切要求，電磁干擾(EMI)抑制元件獲得了廣泛的應(yīng)用。然而實(shí)際應(yīng)用中的電磁兼容問題十分復(fù)雜，單單依靠理論知識是完全不夠的，它更依賴于廣大電子工程師的實(shí)際經(jīng)驗(yàn)。為了更好地解決電子產(chǎn)品的電磁兼容性這一問題，還要考慮接地、 電路與PCB板設(shè)計(jì)、電纜設(shè)計(jì)、屏蔽設(shè)計(jì)等問題[1][2]。本文通過介紹磁珠的基本原理和特性來說明它在開關(guān)電源電磁兼容設(shè)計(jì)中的重要性與應(yīng)用，以期為設(shè)計(jì)者在設(shè)計(jì)新產(chǎn)品時(shí)提供必要的參考。 2 磁珠及其工作原理 磁珠的主要原料為鐵氧體，鐵氧體是一種立方晶格結(jié)構(gòu)的亞鐵磁性材料，鐵氧體材料為鐵鎂合金或鐵鎳合金，它的制造工藝和機(jī)械性能與陶瓷相似，顏色為灰黑色。電磁干擾濾波器中經(jīng)常使用的一類磁芯就是鐵氧體材料，許多廠商都提供專門用于電磁干擾抑制的鐵氧體材料。這種材料的特點(diǎn)是高頻損耗非常大，具有很高的導(dǎo)磁率，它可以使電感的線圈繞組之間在高頻高阻的情況下產(chǎn)生的電容最小。鐵氧體材料通常應(yīng)用于高頻情況，因?yàn)樵诘皖l時(shí)它們主要呈現(xiàn)電感特性，使得損耗很小。在高頻情況下，它們主要呈現(xiàn)電抗特性并且隨頻率改變。實(shí)際應(yīng)用中，鐵氧體材料是作為射頻電路的高 頻衰減器使用的。實(shí)際上，鐵氧體可以較好的等效于電阻以及電感的并聯(lián)，低頻下電阻被電感短路，高頻下電感阻抗變得相當(dāng)高，以至于電流全部通過電阻。鐵氧體是一個(gè)消耗裝置，高頻能量在上面轉(zhuǎn)化為熱能，這是由它的電阻特性決定的。 對于抑制電磁干擾用的鐵氧體，最重要的性能參數(shù)為磁導(dǎo)率和飽和磁通密度。磁導(dǎo)率可以表示為復(fù)數(shù)，實(shí)數(shù)部分構(gòu)成電感，虛數(shù)部分代表損耗，隨著頻率的增加而增加。因此它的等效電路為由電感L和電阻R組成的串聯(lián)電路，如圖1所示，電感L和電阻R都是頻率的函數(shù)。當(dāng)導(dǎo)線穿過這種鐵氧體磁芯時(shí)，所構(gòu)成的電感阻抗在形式上是隨著頻率的升高而增加，但是在不同頻率時(shí)其機(jī)理是完全不同的。
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上傳時(shí)間： 2013-11-19
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在VFB運(yùn)算放大器的反饋環(huán)路中使用一個(gè)電容是非常常見的做法，其目的是影響頻率響應(yīng)，就如在簡單的單極點(diǎn)低通濾波器中一樣，如下面的圖1所示。結(jié)果將噪聲增益繪制成了一幅波特圖，用于分析穩(wěn)定性和相位裕量
標(biāo)簽： VFB CFB 反饋電容 運(yùn)算放大器
上傳時(shí)間： 2013-10-29
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PCB布線設(shè)計(jì)－模擬和數(shù)字布線的異同工程領(lǐng)域中的數(shù)字設(shè)計(jì)人員和數(shù)字電路板設(shè)計(jì)專家在不斷增加，這反映了行業(yè)的發(fā)展趨勢。盡管對數(shù)字設(shè)計(jì)的重視帶來了電子產(chǎn)品的重大發(fā)展，但仍然存在，而且還會(huì)一直存在一部分與 模擬 或現(xiàn)實(shí)環(huán)境接口的電路設(shè)計(jì)。模擬和數(shù)字領(lǐng)域的布線策略有一些類似之處，但要獲得更好的工程領(lǐng)域中的數(shù)字設(shè)計(jì)人員和數(shù)字電路板設(shè)計(jì)專家在不斷增加，這反映了行業(yè)的發(fā)展趨勢。盡管對數(shù)字設(shè)計(jì)的重視帶來了電子產(chǎn)品的重大發(fā)展，但仍然存在，而且還會(huì)一直存在一部分與模擬或現(xiàn)實(shí)環(huán)境接口的電路設(shè)計(jì)。模擬和數(shù)字領(lǐng)域的布線策略有一些類似之處，但要獲得更好的結(jié)果時(shí)，由于其布線策略不同，簡單電路布線設(shè)計(jì)就不再是最優(yōu)方案了。本文就旁路電容、電源、地線設(shè)計(jì)、電壓誤差和由PCB布線引起的電磁干擾(EMI)等幾個(gè)方面，討論模擬和數(shù)字布線的基本相似之處及差別。模擬和數(shù)字布線策略的相似之處旁路或去耦電容在布線時(shí)，模擬器件和數(shù)字器件都需要這些類型的電容，都需要靠近其電源引腳連接一個(gè)電容，此電容值通常為0.1mF。系統(tǒng)供電電源側(cè)需要另一類電容，通常此電容值大約為10mF。這些電容的位置如圖1所示。電容取值范圍為推薦值的1/10至10倍之間。但引腳須較短，且要盡量靠近器件(對于0.1mF電容)或供電電源(對于10mF電容)。在電路板上加旁路或去耦電容，以及這些電容在板上的位置，對于數(shù)字和模擬設(shè)計(jì)來說都屬于常識。但有趣的是，其原因卻有所不同。在模擬布線設(shè)計(jì)中，旁路電容通常用于旁路電源上的高頻信號，如果不加旁路電容，這些高頻信號可能通過電源引腳進(jìn)入敏感的模擬芯片。一般來說，這些高頻信號的頻率超出模擬器件抑制高頻信號的能力。如果在模擬電路中不使用旁路電容的話，就可能在信號路徑上引入噪聲，更嚴(yán)重的情況甚至?xí)鹫駝?dòng)。
標(biāo)簽： PCB 布線設(shè)計(jì) 模擬 數(shù)字布線
上傳時(shí)間： 2013-11-03
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探索雙層板布線技藝電池供電產(chǎn)品的競爭市場中，考慮目標(biāo)成本相對的重要。多層板解決方案更是工程師在設(shè)計(jì)時(shí)必需的重要考慮。本文將探討雙層板的布線方式，使用自動(dòng)布線與手工布線來做模擬與混合信號電路布線的差別，如何安排接地回路等。以電池供電產(chǎn)品之高度競爭市場中，當(dāng)考慮目標(biāo)成本時(shí)總是要求設(shè)計(jì)者在設(shè)計(jì)中使用雙層電路板。雖然多層板（四層、六層以及八層）的解決方式無論在尺寸、噪聲，以及性能上都可以做得更好，但成本壓力迫使工程師必須盡量使用雙層板。在本文中將討論使用或不用自動(dòng)布線、有或沒有接地面的電流返回路徑的概念，以及關(guān)于雙層板零件的布置方式。使用自動(dòng)布線器來設(shè)計(jì)印刷電路板（PCB）是吸引人的。大多數(shù)的情形下，自動(dòng)布線對純數(shù)字的電路（尤其是低頻率信號且低密度的電路）的動(dòng)作不至于會(huì)有問題。但當(dāng)嘗試使用布線軟件提供的自動(dòng)布線工具做模擬、混合訊號或高速電路的布線時(shí)，可能會(huì)出現(xiàn)一些問題，而且有可能造成極嚴(yán)重的電路性能問題。例如，(圖一)所示為雙層板自動(dòng)走線的上層，(圖二)為電路板的下層。對混合訊號電路的布線而言，各種裝置都是經(jīng)過周詳?shù)目紤]后才以人工方式將零件放置到板子上并將數(shù)字與模擬裝置隔開。
上傳時(shí)間： 2014-12-24
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數(shù)字地模擬地的布線規(guī)則,如何降低數(shù)字信號和模擬信號間的相互干擾呢？在設(shè)計(jì)之前必須了解電磁兼容(EMC)的兩個(gè)基本原則：第一個(gè)原則是盡可能減小電流環(huán)路的面積；第二個(gè)原則是系統(tǒng)只采用一個(gè)參考面。相反，如果系統(tǒng)存在兩個(gè)參考面，就可能形成一個(gè)偶極天線(注：小型偶極天線的輻射大小與線的長度、流過的電流大小以及頻率成正比)；而如果信號不能通過盡可能小的環(huán)路返回，就可能形成一個(gè)大的環(huán)狀天線(注：小型環(huán)狀天線的輻射大小與環(huán)路面積、流過環(huán)路的電流大小以及頻率的平方成正比)。在設(shè)計(jì)中要盡可能避免這兩種情況。 有人建議將混合信號電路板上的數(shù)字地和模擬地分割開，這樣能實(shí)現(xiàn)數(shù)字地和模擬地之間的隔離。盡管這種方法可行，但是存在很多潛在的問題，在復(fù)雜的大型系統(tǒng)中問題尤其突出。最關(guān)鍵的問題是不能跨越分割間隙布線，一旦跨越了分割間隙布線，電磁輻射和信號串?dāng)_都會(huì)急劇增加。在PCB設(shè)計(jì)中最常見的問題就是信號線跨越分割地或電源而產(chǎn)生EMI問題。 如圖1所示，我們采用上述分割方法，而且信號線跨越了兩個(gè)地之間的間隙，信號電流的返回路徑是什么呢？假定被分割的兩個(gè)地在某處連接在一起(通常情況下是在某個(gè)位置單點(diǎn)連接)，在這種情況下，地電流將會(huì)形成一個(gè)大的環(huán)路。流經(jīng)大環(huán)路的高頻電流會(huì)產(chǎn)生輻射和很高的地電感，如果流過大環(huán)路的是低電平模擬電流，該電流很容易受到外部信號干擾。最糟糕的是當(dāng)把分割地在電源處連接在一起時(shí)，將形成一個(gè)非常大的電流環(huán)路。另外，模擬地和數(shù)字地通過一個(gè)長導(dǎo)線連接在一起會(huì)構(gòu)成偶極天線。
標(biāo)簽： 數(shù)字地 布線規(guī)則 模擬
上傳時(shí)間： 2013-10-23
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PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測試點(diǎn)供工廠ICT 測試治具使用ICT 測試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測試用之TEST PAD(測試點(diǎn))，其原則如下：1. 一般測試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測試點(diǎn)最小可至30mil.測試點(diǎn)與元件PAD 的距離最小為40mil。2. 測試點(diǎn)與測試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測試點(diǎn)必須均勻分佈於PCB 上，避免測試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-10-22
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信號完整性問題是高速PCB 設(shè)計(jì)者必需面對的問題。阻抗匹配、合理端接、正確拓?fù)浣Y(jié)構(gòu)解決信號完整性問題的關(guān)鍵。傳輸線上信號的傳輸速度是有限的，信號線的布線長度產(chǎn)生的信號傳輸延時(shí)會(huì)對信號的時(shí)序關(guān)系產(chǎn)生影響，所以PCB 上的高速信號的長度以及延時(shí)要仔細(xì)計(jì)算和分析。運(yùn)用信號完整性分析工具進(jìn)行布線前后的仿真對于保證信號完整性和縮短設(shè)計(jì)周期是非常必要的。在PCB 板子已焊接加工完畢后才發(fā)現(xiàn)信號質(zhì)量問題和時(shí)序問題，是經(jīng)費(fèi)和產(chǎn)品研制時(shí)間的浪費(fèi)。1.1 板上高速信號分析我們設(shè)計(jì)的是基于PowerPC 的主板，主要由處理器MPC755、北橋MPC107、北橋PowerSpanII、VME 橋CA91C142B 等一些電路組成，上面的高速信號如圖2-1 所示。板上高速信號主要包括：時(shí)鐘信號、60X 總線信號、L2 Cache 接口信號、Memory 接口信號、PCI 總線0 信號、PCI 總線1 信號、VME 總線信號。這些信號的布線需要特別注意。由于高速信號較多，布線前后對信號進(jìn)行了仿真分析，仿真工具采用Mentor 公司的Hyperlynx7.1 仿真軟件，它可以進(jìn)行布線前仿真和布線后仿真。
標(biāo)簽： HyperLynx 仿真軟件 主板設(shè)計(jì) 中的應(yīng)用
上傳時(shí)間： 2013-11-04
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Hyperlynx仿真應(yīng)用:阻抗匹配.下面以一個(gè)電路設(shè)計(jì)為例，簡單介紹一下PCB仿真軟件在設(shè)計(jì)中的使用。下面是一個(gè)DSP硬件電路部分元件位置關(guān)系(原理圖和PCB使用PROTEL99SE設(shè)計(jì))，其中DRAM作為DSP的擴(kuò)展Memory(64位寬度，低8bit還經(jīng)過3245接到FLASH和其它芯片)，DRAM時(shí)鐘頻率133M。因?yàn)轭l率較高，設(shè)計(jì)過程中我們需要考慮DRAM的數(shù)據(jù)、地址和控制線是否需加串阻。下面，我們以數(shù)據(jù)線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網(wǎng)站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗(yàn)證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導(dǎo)入主芯片DSP的數(shù)據(jù)線D0腳模型。左鍵點(diǎn)芯片管腳處的標(biāo)志，出現(xiàn)未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對應(yīng)管腳。 3http://bbs.elecfans.com/ 電子技術(shù)論壇 http://www.elecfans.com 電子發(fā)燒友點(diǎn)OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將DRAM的數(shù)據(jù)線對應(yīng)管腳和3245的對應(yīng)管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點(diǎn)DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因?yàn)槲覀兪褂盟膶影澹诒韺幼呔€，所以要選用“Microstrip”，然后點(diǎn)“Value”進(jìn)行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠(yuǎn)直線間距1.4inch，對線長為1.7inch)。現(xiàn)在模型就建立好了。仿真及分析下面我們就要為各點(diǎn)加示波器探頭了，按照下圖紅線所示路徑為各測試點(diǎn)增加探頭：為發(fā)現(xiàn)更多的信息，我們使用眼圖觀察。因?yàn)闀r(shí)鐘是133M，數(shù)據(jù)單沿采樣，數(shù)據(jù)翻轉(zhuǎn)最高頻率為66.7M，對應(yīng)位寬為7.58ns。所以設(shè)置參數(shù)如下：之后按照芯片手冊制作眼圖模板。因?yàn)槲覀冏铌P(guān)心的是接收端(DRAM)信號，所以模板也按照DRAM芯片HY57V283220手冊的輸入需求設(shè)計(jì)。芯片手冊中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個(gè)NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(不長于3ns)：按下邊紅線路徑配置眼圖模板：低8位數(shù)據(jù)線沒有串阻可以滿足設(shè)計(jì)要求，而其他的56位都是一對一，經(jīng)過仿真沒有串阻也能通過。于是數(shù)據(jù)線不加串阻可以滿足設(shè)計(jì)要求，但有一點(diǎn)需注意，就是寫數(shù)據(jù)時(shí)因?yàn)榇嬖诨貨_，DRAM接收高電平在位中間會(huì)回沖到2V。因此會(huì)導(dǎo)致電平判決裕量較小，抗干擾能力差一些，如果調(diào)試過程中發(fā)現(xiàn)寫RAM會(huì)出錯(cuò)，還需要改版加串阻。
上傳時(shí)間： 2013-11-05
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磁芯電感器的諧波失真分析 摘 要：簡述了改進(jìn)鐵氧體軟磁材料比損耗系數(shù)和磁滯常數(shù)ηB，從而降低總諧波失真THD的歷史過程，分析了諸多因數(shù)對諧波測量的影響，提出了磁心性能的調(diào)控方向。 關(guān)鍵詞：比損耗系數(shù)， 磁滯常數(shù)ηB ，直流偏置特性DC-Bias，總諧波失真THD Analysis on THD of the fer rite co res u se d i n i nductancShi Yan Nanjing Finemag Technology Co. Ltd., Nanjing 210033 Abstract: Histrory of decreasing THD by improving the ratio loss coefficient and hysteresis constant of soft magnetic ferrite is briefly narrated. The effect of many factors which affect the harmonic wave testing is analysed. The way of improving the performance of ferrite cores is put forward. Key words: ratio loss coefficient，hysteresis constant，DC-Bias，THD 近年來，變壓器生產(chǎn)廠家和軟磁鐵氧體生產(chǎn)廠家，在電感器和變壓器產(chǎn)品的總諧波失真指標(biāo)控制上，進(jìn)行了深入的探討和廣泛的合作，逐步弄清了一些似是而非的問題。從工藝技術(shù)上采取了不少有效措施，促進(jìn)了質(zhì)量問題的迅速解決。本文將就此熱門話題作一些粗淺探討。 一、 歷史回顧 總諧波失真（Total harmonic distortion） ，簡稱THD，并不是什么新的概念，早在幾十年前的載波通信技術(shù)中就已有嚴(yán)格要求<1>。1978年郵電部公布的標(biāo)準(zhǔn)YD/Z17－78“載波用鐵氧體罐形磁心”中，規(guī)定了高μQ材料制作的無中心柱配對罐形磁心詳細(xì)的測試電路和方法。如圖一電路所示，利用LC組成的150KHz低通濾波器在高電平輸入的情況下測量磁心產(chǎn)生的非線性失真。這種相對比較的實(shí)用方法，專用于無中心柱配對罐形磁心的諧波衰耗測試。 這種磁心主要用于載波電報(bào)、電話設(shè)備的遙測振蕩器和線路放大器系統(tǒng)，其非線性失真有很嚴(yán)格的要求。 圖中 ZD —— QF867 型阻容式載頻振蕩器，輸出阻抗 150Ω， Ld47 —— 47KHz 低通濾波器，阻抗 150Ω，阻帶衰耗大于61dB， Lg88 ——并聯(lián)高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB Ld88 ——并聯(lián)高低通濾波器，阻抗 150Ω，三次諧波衰耗大于61dB FD —— 30～50KHz 放大器， 阻抗 150Ω， 增益不小于 43 dB，三次諧波衰耗b3(0)≥91 dB, DP —— Qp373 選頻電平表，輸入高阻抗， L ——被測無心罐形磁心及線圈， C ——聚苯乙烯薄膜電容器CMO-100V-707APF±0.5%,二只。 測量時(shí)，所配用線圈應(yīng)用絲包銅電磁線SQJ9×0.12(JB661-75)在直徑為16.1mm的線架上繞制 120 匝， （線架為一格） ， 其空心電感值為 318μH（誤差1％） 被測磁心配對安裝好后，先調(diào)節(jié)振蕩器頻率為 36.6～40KHz， 使輸出電平值為+17.4 dB， 即選頻表在 22′端子測得的主波電平 （P2）為+17.4 dB，然后在33′端子處測得輸出的三次諧波電平（P3）， 則三次諧波衰耗值為：b3(+2)= P2+S+ P3 式中：S 為放大器增益dB 從以往的資料引證， 就可以發(fā)現(xiàn)諧波失真的測量是一項(xiàng)很精細(xì)的工作，其中測量系統(tǒng)的高、低通濾波器，信號源和放大器本身的三次諧波衰耗控制很嚴(yán)，阻抗必須匹配，薄膜電容器的非線性也有相應(yīng)要求。濾波器的電感全由不帶任何磁介質(zhì)的大空心線圈繞成，以保證本身的“潔凈” ，不至于造成對磁心分選的誤判。 為了滿足多路通信整機(jī)的小型化和穩(wěn)定性要求， 必須生產(chǎn)低損耗高穩(wěn)定磁心。上世紀(jì) 70 年代初，1409 所和四機(jī)部、郵電部各廠，從工藝上改變了推板空氣窯燒結(jié)，出窯后經(jīng)真空罐冷卻的落后方式，改用真空爐，并控制燒結(jié)、冷卻氣氛。技術(shù)上采用共沉淀法攻關(guān)試制出了μQ乘積 60 萬和 100 萬的低損耗高穩(wěn)定材料，在此基礎(chǔ)上，還實(shí)現(xiàn)了高μ7000～10000材料的突破，從而大大縮短了與國外企業(yè)的技術(shù)差異。當(dāng)時(shí)正處于通信技術(shù)由FDM（頻率劃分調(diào)制）向PCM（脈沖編碼調(diào)制） 轉(zhuǎn)換時(shí)期， 日本人明石雅夫發(fā)表了μQ乘積125 萬為 0.8×10 ，100KHz）的超優(yōu)鐵氧體材料<3>，其磁滯系數(shù)降為優(yōu)鐵
上傳時(shí)間： 2014-12-24
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