H.264作為新一代視頻編碼標(biāo)準(zhǔn)，相比上一代視頻編碼標(biāo)準(zhǔn)MPEG2，在相同畫質(zhì)下，平均節(jié)約64﹪的碼流。該標(biāo)準(zhǔn)僅設(shè)定了碼流的語法結(jié)構(gòu)和解碼器結(jié)構(gòu)，實(shí)現(xiàn)靈活性極大，其規(guī)定了三個(gè)檔次，每個(gè)檔次支持一組特定的編碼功能，并支持一類特定的應(yīng)用，因此。H.264的編碼器的設(shè)計(jì)可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復(fù)雜度卻比一般編碼器高的多。本文對(duì)H.264進(jìn)行了編碼復(fù)雜度分析，并統(tǒng)計(jì)了整個(gè)軟件編碼中計(jì)算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內(nèi)預(yù)測(cè)編碼的效率。在該算法下進(jìn)行幀內(nèi)預(yù)測(cè)時(shí)，為了得到一個(gè)宏塊的預(yù)測(cè)模式，需要進(jìn)行592次率失真代價(jià)計(jì)算。因此為了降低幀內(nèi)預(yù)測(cè)模式選擇的計(jì)算復(fù)雜度，本文改進(jìn)了幀內(nèi)預(yù)測(cè)模式選擇算法。實(shí)踐證明，在PSNR值的損失可以忽略不計(jì)的情況下，該算法相比原算法，幀內(nèi)編碼時(shí)間平均節(jié)約60﹪以上，對(duì)編碼的實(shí)時(shí)性有較大幫助。 為了實(shí)現(xiàn)實(shí)時(shí)編碼，考慮到FPGA的高效運(yùn)算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實(shí)現(xiàn)。首先研究了H.264編碼器硬件實(shí)現(xiàn)架構(gòu)，并對(duì)影響編碼速度，且具有硬件實(shí)現(xiàn)優(yōu)越性的幾個(gè)重要部分進(jìn)行了算法研究和FPGA.實(shí)現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對(duì)這些模塊進(jìn)行了綜合和時(shí)序仿真，并將驗(yàn)證后通過的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進(jìn)行了在線測(cè)試，驗(yàn)證了該系統(tǒng)對(duì)輸入的殘差數(shù)據(jù)實(shí)時(shí)壓縮編碼的功能。 本文對(duì)H.264編碼器幀內(nèi)預(yù)測(cè)模式選擇算法的改進(jìn)，算法實(shí)現(xiàn)簡(jiǎn)單，對(duì)軟件編碼的實(shí)時(shí)性有很大幫助。本文對(duì)在單片F(xiàn)PGA上實(shí)現(xiàn)H.264編碼器做出了探索性嘗試，這對(duì)H.264編碼器芯片的設(shè)計(jì)有著積極的借鑒性。
標(biāo)簽：
FPGA
264
幀內(nèi)預(yù)測(cè)
算法優(yōu)化
上傳時(shí)間：
2013-05-25
上傳用戶：refent
