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信號(hào)(hào)延遲

  • FPGA內(nèi)全數(shù)字延時(shí)鎖相環(huán)的設(shè)計(jì).rar

    現(xiàn)場(chǎng)可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年,從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片。現(xiàn)在,F(xiàn)PGA已廣泛地應(yīng)用于通信、消費(fèi)類電子和車用電子類等領(lǐng)域,但國(guó)內(nèi)市場(chǎng)基本上是國(guó)外品牌的天下。 在高密度FPGA中,芯片上時(shí)鐘分布質(zhì)量變的越來越重要,時(shí)鐘延遲和時(shí)鐘偏差已成為影響系統(tǒng)性能的重要因素。目前,為了消除FPGA芯片內(nèi)的時(shí)鐘延遲,減小時(shí)鐘偏差,主要有利用延時(shí)鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法,而其各自又分為數(shù)字設(shè)計(jì)和模擬設(shè)計(jì)。雖然用模擬的方法實(shí)現(xiàn)的DLL所占用的芯片面積更小,輸出時(shí)鐘的精度更高,但從功耗、鎖定時(shí)間、設(shè)計(jì)難易程度以及可復(fù)用性等多方面考慮,我們更愿意采用數(shù)字的方法來實(shí)現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ),對(duì)全數(shù)字延時(shí)鎖相環(huán)(DLL)電路進(jìn)行分析研究和設(shè)計(jì),在此基礎(chǔ)上設(shè)計(jì)出具有自主知識(shí)產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時(shí)間里,從對(duì)電路整體功能分析、邏輯電路設(shè)計(jì)、晶體管級(jí)電路設(shè)計(jì)和仿真以及最后對(duì)設(shè)計(jì)好的電路仿真分析、電路的優(yōu)化等做了大量的工作,通過比較DLL與PLL、數(shù)字DLL與模擬DLL,深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理,設(shè)計(jì)出了符合指標(biāo)要求的全數(shù)字DLL模塊電路,為開發(fā)自我知識(shí)產(chǎn)權(quán)的FPGA奠定了堅(jiān)實(shí)的基礎(chǔ)。 本文先簡(jiǎn)要介紹FPGA及其時(shí)鐘管理技術(shù)的發(fā)展,然后深入分析對(duì)比了DLL和PLL兩種時(shí)鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計(jì)考慮,給出了全數(shù)字DLL整體架構(gòu)設(shè)計(jì)。最后對(duì)DLL整體電路進(jìn)行整體仿真分析,驗(yàn)證電路功能,得出應(yīng)用參數(shù)。在設(shè)計(jì)中,用Verilog-XL對(duì)部分電路進(jìn)行數(shù)字仿真,Spectre對(duì)進(jìn)行部分電路的模擬仿真,而電路的整體仿真工具是HSIM。 本設(shè)計(jì)采用TSMC0.18μmCMOS工藝庫建模,設(shè)計(jì)出的DLL工作頻率范圍從25MHz到400MHz,工作電壓為1.8V,工作溫度為-55℃~125℃,最大抖動(dòng)時(shí)間為28ps,在輸入100MHz時(shí)鐘時(shí)的功耗為200MW,達(dá)到了國(guó)外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計(jì),可以實(shí)現(xiàn)時(shí)鐘占空比調(diào)節(jié),2倍頻,以及1.5、2、2.5、3、4、5、8、16時(shí)鐘分頻等時(shí)鐘頻率合成功能。

    標(biāo)簽: FPGA 全數(shù)字 延時(shí)

    上傳時(shí)間: 2013-06-10

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  • 超寬帶脈沖與MB-OFDM物理層的FPGA實(shí)現(xiàn)

    現(xiàn)代通信系統(tǒng)對(duì)帶寬和數(shù)據(jù)速率的要求越來越高,超寬帶(ultra-wideband,UWB)通信以其傳輸速率高、空間容量大、成本低、功耗低的優(yōu)點(diǎn),成為解決企業(yè)、家庭、公共場(chǎng)所等高速因特網(wǎng)接入的需求與越來越擁擠的頻率資源分配之間的矛盾的技術(shù)手段。 論文主要圍繞兩方面展開分析:一是介紹用于UWB無載波脈沖調(diào)制及直接序列碼分多址調(diào)制(DS-CDMA)的新型脈沖,即Hermite正交脈沖,并且分析了這種構(gòu)建UWB多元通信和多用戶通信的系統(tǒng)性能。二是分析了UWB的多帶頻分復(fù)用物理層提案(MBOA)的調(diào)制技術(shù),并在FPGA上實(shí)現(xiàn)了調(diào)制模塊。正交Hermite脈沖集被提出用于UWB的M元雙正交調(diào)制系統(tǒng),獲得高數(shù)據(jù)速率。調(diào)整脈沖的脈寬因子和中心頻率能使脈沖滿足FCC的頻譜要求。M元雙正交調(diào)制的接收機(jī)需要M/2個(gè)相關(guān)器,遠(yuǎn)比M元正交調(diào)制所需的相關(guān)器數(shù)量少。誤碼率一定時(shí),維數(shù)M的增加可獲得高的比特率和低的信噪比。雖然高階的Hermite脈沖易受抖動(dòng)時(shí)延的影響,但當(dāng)抖動(dòng)時(shí)延范圍小于0.02ns時(shí),其影響較為不明顯。本文認(rèn)為1~8階的Hermite脈沖皆可用,可構(gòu)成16元雙正交系統(tǒng)。 正交Hermite脈沖集也可以構(gòu)造UWB多用戶系統(tǒng)。各用戶的信息用不同的Hermite脈沖同時(shí)傳輸,其多用戶的誤比特率上限低于高斯單脈沖構(gòu)成的PPM多用戶系統(tǒng)的誤比特率,所以其系統(tǒng)性能更優(yōu)。正交Hermite脈沖還可以用于UWB的DS-CDMA調(diào)制,在8個(gè)脈沖可用的情況下,最多可容64個(gè)用戶同時(shí)通信。 基于MBOA提出的UWB物理層協(xié)議,本文用Verilog硬件語言實(shí)現(xiàn)了調(diào)制與解調(diào)結(jié)構(gòu),并用Modelsim做了時(shí)序驗(yàn)證。用Verilog編程實(shí)現(xiàn)的輸出數(shù)據(jù)與Matlab生成的UWB建模的輸出結(jié)果一致。為了達(dá)到UWBMB-OFDM系統(tǒng)的FFT處理器的要求,一個(gè)混和基多通道流水線的FFT算法結(jié)構(gòu)被提出。其有效的實(shí)現(xiàn)方法也被提出。這種結(jié)構(gòu)采用多通道以獲得高的數(shù)據(jù)吞吐量。此外,它用于存儲(chǔ)和復(fù)數(shù)乘法器的硬件損耗相比其他的FFT處理器是最少的。高基的FFT蝶算減少了復(fù)數(shù)乘法器的數(shù)量。在132MHz的工作頻率下,整個(gè)128點(diǎn)FFT變換在此結(jié)構(gòu)模式下只需要242.4ns,滿足了MBOA的要求。

    標(biāo)簽: MB-OFDM FPGA 超寬帶 脈沖

    上傳時(shí)間: 2013-07-29

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  • GSM短信收發(fā)

    基于51單片機(jī)的GSM短信收發(fā)模塊源程序

    標(biāo)簽: GSM 短信 收發(fā)

    上傳時(shí)間: 2013-05-16

    上傳用戶:yumiaoxia

  • 海信TC2568彩電電路圖

    海信TC2568彩電電路圖海信TC2568彩色電視機(jī)電路圖,海信TC2568彩電圖紙,海信TC2568原理圖

    標(biāo)簽: 2568 TC 海信 彩電電路圖

    上傳時(shí)間: 2013-07-30

    上傳用戶:wangchong

  • 海信TF2177H彩電電路圖

    海信TF2177H彩電電路圖海信TF2177H彩色電視機(jī)電路圖,海信TF2177H彩電圖紙,海信TF2177H原理圖

    標(biāo)簽: 2177H 2177 TF 海信

    上傳時(shí)間: 2013-07-06

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  • 基于Web的GSM短信服務(wù)系統(tǒng)的開發(fā)

    文章介紹了一個(gè)基于WEB的GSM短信服務(wù)系統(tǒng)的設(shè)計(jì);闡述了系統(tǒng)應(yīng)用的關(guān)鍵技術(shù);討論了系統(tǒng)實(shí)現(xiàn)的幾種方式,通過對(duì)比這幾種方式的優(yōu)劣,提出一種適合中小型應(yīng)用的系統(tǒng)實(shí)現(xiàn)方案。根據(jù)上述技術(shù)開發(fā)的GSM

    標(biāo)簽: Web GSM 短信 服務(wù)系統(tǒng)

    上傳時(shí)間: 2013-04-24

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  • 能精確計(jì)算C語言延時(shí)程序中延時(shí)時(shí)間的小工具

    能精確計(jì)算C語言延時(shí)程序中延時(shí)時(shí)間的小工具

    標(biāo)簽: 計(jì)算 C語言 延時(shí)程序 延時(shí)

    上傳時(shí)間: 2013-07-29

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  • 華為7號(hào)信令教材

    華為7號(hào)信令教材,最詳細(xì)版本,學(xué)習(xí)者最想要找的就是這個(gè)啦。

    標(biāo)簽: 華為 信令 教材

    上傳時(shí)間: 2013-07-20

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  • 海信HDP2919彩電電路圖

    海信HDP2919彩電電路圖海信HDP2919彩色電視機(jī)電路圖,海信HDP2919彩電圖紙,海信HDP2919原理圖。

    標(biāo)簽: 2919 HDP 海信 彩電電路圖

    上傳時(shí)間: 2013-06-18

    上傳用戶:黃華強(qiáng)

  • 高吞吐量LDPC碼編碼構(gòu)造及其FPGA實(shí)現(xiàn)

    低密度校驗(yàn)碼(LDPC,Low Density Parity Check Code)是一種性能接近香農(nóng)極限的信道編碼,已被廣泛地采用到各種無線通信領(lǐng)域標(biāo)準(zhǔn)中,包括我國(guó)的數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)、歐洲第二代衛(wèi)星數(shù)字視頻廣播標(biāo)準(zhǔn)(DVB-S2,Digital Video Broadcasting-Satellite 2)、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統(tǒng)中的核心技術(shù)之一。 當(dāng)今LDPC碼構(gòu)造的主流方向有兩個(gè),分別是結(jié)合準(zhǔn)循環(huán)(QC,Quasi Cyclic)移位結(jié)構(gòu)的單次擴(kuò)展構(gòu)造和類似重復(fù)累積(RA,Repeat Accumulate)碼構(gòu)造。相應(yīng)地,主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高,但是需要較多的寄存器和ROM資源;基于迭代譯碼的編碼算法實(shí)現(xiàn)簡(jiǎn)單,但是吞吐量不高,且不容易構(gòu)造高性能的好碼。 本文在研究了上述幾種碼構(gòu)造和編碼算法之后,結(jié)合編譯碼器綜合實(shí)現(xiàn)的復(fù)雜度考慮,提出了一種切實(shí)可行的基于二次擴(kuò)展(Dex,Duplex Expansion)的QC-LDPC碼構(gòu)造方法,以實(shí)現(xiàn)高吞吐量的LDPC碼收發(fā)端;并且充分利用該類碼校驗(yàn)矩陣準(zhǔn)循環(huán)移位結(jié)構(gòu)的特點(diǎn),結(jié)合RU算法,提出了一種新編碼器的設(shè)計(jì)方案。 基于二次擴(kuò)展的QC-LDPC碼構(gòu)造方法,是通過對(duì)母矩陣先后進(jìn)行亂序擴(kuò)展(Pex,Permutation Expansion)和循環(huán)移位擴(kuò)展(CSEx,Cyclic Shift Expansion)實(shí)現(xiàn)的。在此基礎(chǔ)上,為了實(shí)現(xiàn)可變碼長(zhǎng)、可變碼率,一般編譯碼器需同時(shí)支持多個(gè)亂序擴(kuò)展和循環(huán)移位擴(kuò)展的擴(kuò)展因子。本文所述二次擴(kuò)展構(gòu)造方法的特點(diǎn)在于,固定循環(huán)移位擴(kuò)展的擴(kuò)展因子大小不變,支持多個(gè)亂序擴(kuò)展的擴(kuò)展因子,使得譯碼器結(jié)構(gòu)得以精簡(jiǎn);構(gòu)造得到的碼字具有近似規(guī)則碼的結(jié)構(gòu),便于硬件實(shí)現(xiàn);(偽)隨機(jī)生成的循環(huán)移位系數(shù)能夠提高碼字的誤碼性能,是對(duì)硬件實(shí)現(xiàn)和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復(fù)用,使得實(shí)現(xiàn)復(fù)雜度近似與碼長(zhǎng)成正比。考慮到吞吐量的要求,新編碼器結(jié)構(gòu)完全拋棄了RU算法中串行的前向替換(FS,F(xiàn)orward Substitution)模塊,同時(shí)簡(jiǎn)化了流水線結(jié)構(gòu),由原先RU算法的6級(jí)降低為4級(jí);為了縮短編碼延時(shí),設(shè)計(jì)時(shí)安排每一級(jí)流水線計(jì)算所需的時(shí)鐘數(shù)大致相同。 這種碼字構(gòu)造和編碼聯(lián)合設(shè)計(jì)方案具有以下優(yōu)勢(shì):相比RU算法,新方案對(duì)可變碼長(zhǎng)、可變碼率的支持更靈活,吞吐量也更大;相比基于生成矩陣的編碼算法,新方案節(jié)省了50%以上的寄存器和ROM資源,單位資源下的吞吐量更大;相比類似重復(fù)累積碼結(jié)構(gòu)的基于迭代譯碼的編碼算法,新方案使高性能LDPC碼的構(gòu)造更為方便。以上結(jié)果都在Xilinx Virtex II pro 70 FPGA上得到驗(yàn)證。 通過在實(shí)驗(yàn)板上實(shí)測(cè)表明,上述基于二次擴(kuò)展的QC-LDPC碼構(gòu)造和相應(yīng)的編碼方案能夠?qū)崿F(xiàn)高吞吐量LDPC碼收發(fā)端,在實(shí)際應(yīng)用中具有很高的價(jià)值。 目前,LDPC碼正向著非規(guī)則、自適應(yīng)、信源信道及調(diào)制聯(lián)合編碼方向發(fā)展。跨層聯(lián)合編碼的構(gòu)造方法,及其對(duì)應(yīng)的編碼算法,也必將成為信道編碼理論未來的研究重點(diǎn)。

    標(biāo)簽: LDPC FPGA 吞吐量 編碼

    上傳時(shí)間: 2013-07-26

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