專輯類-電子工藝-質(zhì)量及可靠性相關(guān)專輯-80冊-9020M LED生產(chǎn)流程介紹-12頁-0.4M.pdf
上傳時間： 2013-05-22
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New-尚未歸類-412冊-8.64G 信電路業(yè)余制作150例-281頁-6.6M.pdf
上傳時間： 2013-05-23
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該文詳細的介紹了PROTEL的布線流程以及注意事項，使初學(xué)者迅速的把握布線的要義
上傳時間： 2013-05-16
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PCB制造流程及說明
上傳時間： 2013-08-02
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ARM的開發(fā)流程、最小系統(tǒng)、啟動文件詳解：包括最小系統(tǒng)實例詳解和軟件環(huán)境介紹
標簽： ARM 開發(fā)流程 最小系統(tǒng)
上傳時間： 2013-04-24
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FPGA設(shè)計參考資料，描述了FPGA設(shè)計的整個流程 。 供參考、下載！
上傳時間： 2013-04-24
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高性能ADC產(chǎn)品的出現(xiàn)，給混合信號測試領(lǐng)域帶來前所未有的挑戰(zhàn)。并行ADC測試方案實現(xiàn)了多個ADC測試過程的并行化和實時化，減少了單個ADC的平均測試時間，從而降低ADC測試成本。 本文實現(xiàn)了基于FPGA的ADC并行測試方法。在閱讀相關(guān)文獻的基礎(chǔ)上，總結(jié)了常用ADC參數(shù)測試方法和測試流程。使用FPGA實現(xiàn)時域參數(shù)評估算法和頻域參數(shù)評估算法，并對2個ADC在不同樣本數(shù)條件下進行并行測試。 通過在FPGA內(nèi)部實現(xiàn)ADC測試時域算法和頻域算法相結(jié)合的方法來搭建測試系統(tǒng)，完成音頻編解碼器WM8731L的控制模式接口、音頻數(shù)據(jù)接口、ADC測試時域算法和頻域算法的FPGA實現(xiàn)。整個測試系統(tǒng)使用Angilent 33220A任意信號發(fā)生器提供模擬激勵信號，共用一個FPGA內(nèi)部實現(xiàn)的采樣時鐘控制模塊。并行測試系統(tǒng)將WM8731.L片內(nèi)的兩個獨立ADC的串行輸出數(shù)據(jù)分流成左右兩通道，并對其進行串并轉(zhuǎn)換。然后對左右兩個通道分別配置一個FFT算法模塊和時域算法模塊，并行地實現(xiàn)了ADC參數(shù)的評估算法。 在樣本數(shù)分別為128和4096的實驗條件下，對WM8731L片內(nèi)2個被測.ADC并行地進行參數(shù)評估，被測參數(shù)包括增益GAIN、偏移量OFFSET、信噪比SNR、信號與噪聲諧波失真比SINAD、總諧波失真THD等5個常用參數(shù)。實驗結(jié)果表明，通過在FPGA內(nèi)配置2個獨立的參數(shù)計算模塊，可并行地實現(xiàn)對2個相同ADC的參數(shù)評估，減小單個ADC的平均測試時間。 FPGA片內(nèi)實時評估算法的實現(xiàn)節(jié)省了測試樣本傳輸至自動測試機PC端的時間。而且只需將HDL代碼多次復(fù)制，就可實現(xiàn)多個被測ADC在同一時刻并行地被評估，配置靈活。基于FPGA的ADC并行測試方法易于實現(xiàn)，具有可行性，但由于噪聲的影響，測試精度有待進一步提高。該方法可用于自動測試機的混合信號選項卡或測試子系統(tǒng)。 關(guān)鍵詞：ADC測試；并行；參數(shù)評估；FPGA；FFT
上傳時間： 2013-07-11
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隨著數(shù)字時代的到來，信息化程度的不斷提高，人們相互之間的信息和數(shù)據(jù)交換日益增加。正交幅度調(diào)制器(QAM Modulator)作為一種高頻譜利用率的數(shù)字調(diào)制方式，在數(shù)字電視廣播、固定寬帶無線接入、衛(wèi)星通信、數(shù)字微波傳輸?shù)葘拵ㄐ蓬I(lǐng)域得到了廣泛應(yīng)用。 近年來，集成電路和數(shù)字通信技術(shù)飛速發(fā)展，F(xiàn)PGA作為集成度高、使用方便、代碼可移植性等優(yōu)點的通用邏輯開發(fā)芯片，在電子設(shè)計行業(yè)深受歡迎，市場占有率不斷攀升。本文研究基于FPGA與AD9857實現(xiàn)四路QAM調(diào)制的全過程。FPGA實現(xiàn)信源處理、信道編碼輸出四路基帶I/Q信號，AD9857實現(xiàn)對四路I/Q信號的調(diào)制，輸出中頻信號。本文具體內(nèi)容總結(jié)如下: 1.介紹國內(nèi)數(shù)字電視發(fā)展狀況、國內(nèi)國際的數(shù)字電視標準，并詳細介紹國內(nèi)有線電視的系統(tǒng)組成及QAM調(diào)制器的發(fā)展過程。 2.研究了QAM調(diào)制原理，其中包括信源編碼、TS流標準格式轉(zhuǎn)換、信道編碼的原理及AD9857的工作原理等。并著重研究了信道編碼過程，包括能量擴散、RS編碼、數(shù)據(jù)交織、星座映射與差分編碼等。 3.深入研究了基于FPAG與AD9857電路設(shè)計，其中包括詳細研究了FPGA與AD9857的電路設(shè)計、在allegro下的PCB設(shè)計及光繪文件的制作，并做成成品。 4.簡單介紹了FPGA的開發(fā)流程。 5.深入研究了基于FPAG代碼開發(fā)，其中主要包括I2C接口實現(xiàn)，ASI到SPI的轉(zhuǎn)換，信道編碼中的TS流包處理、能量擴散、RS編碼、數(shù)據(jù)交織、星座映射與差分編碼的實現(xiàn)及AD9857的FPGA控制使其實現(xiàn)四路QAM的調(diào)制。 6.介紹代碼測試、電路測試及系統(tǒng)指標測試。 最終系統(tǒng)指標測試表明基于FPGA與AD9857的四路DVB-C調(diào)制器基本達到了國標的要求。
上傳時間： 2013-04-24
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鉭電容制作流程，有需要的看看吧，希望對大家有用
上傳時間： 2013-07-27
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基于∑-△噪聲整形技術(shù)和過采樣技術(shù)的數(shù)模轉(zhuǎn)換器(DAC)可以可靠地把數(shù)字信號轉(zhuǎn)換成為高精度的模擬信號。采用這一結(jié)構(gòu)進行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點,例如極低的失配噪聲和高的可靠性,便于作為IP模塊嵌入到其他芯片系統(tǒng)中等,更重要的是可以得到其他DAC結(jié)構(gòu)所無法達到的精度和動態(tài)范圍。在高精度測量、音頻轉(zhuǎn)換、汽車電子等領(lǐng)域有著廣泛的應(yīng)用價值。 由于非線性和不穩(wěn)定性的存在,高階∑-△調(diào)制器的設(shè)計與實現(xiàn)存在較大的難度。本設(shè)計綜合大量文獻中的經(jīng)驗原則和方法,首先闡述了∑-△調(diào)制器的一般原理,并討論了一般結(jié)構(gòu)調(diào)制器的設(shè)計過程,然后描述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計流程。根據(jù)市場需求,設(shè)定了整個設(shè)計方案的性能指標,并據(jù)此設(shè)計了達到16bit精度和滿量程輸入范圍的三階128倍過采樣調(diào)制器。 本設(shè)計采用∑-△結(jié)構(gòu),根據(jù)系統(tǒng)要求設(shè)計了量化器位數(shù)、調(diào)制器過采樣比和階數(shù)。在分析高階單環(huán)路調(diào)制器穩(wěn)定性的基礎(chǔ)上,成功設(shè)計了六位量化三階單環(huán)路調(diào)制器結(jié)構(gòu)。在16比特的輸入信號下,達到了90dB左右的信噪比。該設(shè)計已經(jīng)在Cyclone系列FPGA器件下得到硬件實現(xiàn)和驗證,并實現(xiàn)了實時音頻驗證。測試表明,該DAC模塊輸出信號的信噪比能滿足16比特數(shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求,并具備良好的兼容性和通用性。 本設(shè)計可作為IP核廣泛地在其他系統(tǒng)中進行復(fù)用,具有很強的應(yīng)用性和一定的創(chuàng)新性。
上傳時間： 2013-07-10
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