使用FPGA設計WiMax接收機之OFDM同步硬體電路(內附VHDL code)
標簽： WiMax FPGA OFDM VHDL
上傳時間： 2016-01-22
上傳用戶：zhuyibin
AT Command 短信收發功能,需搭配 GSM Module 使用
標簽： Command Module GSM AT
上傳時間： 2016-01-25
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ACDSEE9.0版的序號產生器 經過測試 可以使用
標簽： ACDSEE 9.0
上傳時間： 2016-01-28
上傳用戶：三人用菜
7號信令協議2M鏈路協議解碼程序源代碼，某軟件工具的核心功能代碼
標簽： 信令協議 鏈路協議 解碼程序 源代碼
上傳時間： 2016-02-08
上傳用戶：1966640071
一個可以計算分壓電路的源碼。 可透過輸出與輸入電壓，計算電阻的大小；或透過輸入電壓與電阻，計算最後輸出之電壓
標簽： 分
上傳時間： 2014-12-09
上傳用戶：hoperingcong
是一個用verilog寫成的加法器電路,可把七個元件加起來
標簽： verilog 加法器 元件
上傳時間： 2014-01-07
上傳用戶：zhangzhenyu
使用硬體描述語言HDL 設計硬體電路，臺灣人寫的PPT講義，非常不錯。VHDL硬件設計入門學習。VHDL基本語法架構，VHDL的零件庫(Library)及包裝(Package)等內容。
標簽： HDL
上傳時間： 2014-01-22
上傳用戶：cxl274287265
5 bits 的加法器與減法器合併電路之原始程式製作
標簽： bits 加法器 法器 程式
上傳時間： 2016-05-18
上傳用戶：ippler8
由董信、林生佑、汪召兵、周啟龍四人組成的代碼分析小組分析了sys_getitimer、sys_setitimer 和sys_alarm 三個系統調用并了解了定時器的工作機制，在這里我向簡要介紹一下我的源代碼分 析的情況。
標簽： sys_getitimer sys_setitimer sys_alarm 代碼分析
上傳時間： 2013-12-12
上傳用戶：PresidentHuang
verilog除頻器可用於編碼段運用可以穩定電路設計
標簽： verilog
上傳時間： 2013-12-26
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