ZigBee開發(fā)套件內(nèi)容開發(fā)套件
上傳時(shí)間： 2013-10-28
上傳用戶：181992417
問：運(yùn)行本軟件出現(xiàn)缺少COMDLG32.OCX的提示，并無法執(zhí)行。 答：您的計(jì)算機(jī)上沒有安裝COMDLG32.OCX控件,請(qǐng)將軟件目錄下的COMDLG32.OCX文件復(fù)制到\windows\system32\即可。 FANUC系統(tǒng)得PMC有2種密碼，一個(gè)是顯示密碼，就是可以觀看PMC程序，一個(gè)是編輯密碼，可以修改＆觀看 PMC程序。如果PMC設(shè)置了編輯密碼，那么我們用CF卡下來得PMC程序就需要密碼才能用LADDERIII軟件打開。同樣得如果沒有密碼，你用LADDERIII 軟件上載和下載得操作都不能實(shí)現(xiàn)，用CF卡傳送也不能實(shí)現(xiàn)。 有時(shí)候我們需要修改程序，或者是把程序下載下來用PC機(jī)觀看，這時(shí)候就需要編輯密碼了。 用LADDER III軟件打開卡文件時(shí)所需要的密碼就是機(jī)床的編輯密碼。此程序在18I和0I程序上通過測(cè)試，不適用于30I,31I和32I.推測(cè):適用于除(30I,31I,32I)以外的FANUC系統(tǒng)的PMC.歡迎大家測(cè)試。 使用方法;用CF卡下載有密碼得PMC程序，這種下載情況是不需要密碼的。然后用本程序把文件打開，密碼就顯示出來。
上傳時(shí)間： 2013-10-22
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NI電路設(shè)計(jì)套件快速入門
標(biāo)簽： 電路設(shè)計(jì) 套件 快速入門
上傳時(shí)間： 2014-12-31
上傳用戶：dongbaobao
附件是一款PCB阻抗匹配計(jì)算工具，點(diǎn)擊CITS25.exe直接打開使用，無需安裝。附件還帶有PCB連板的一些計(jì)算方法，連板的排法和PCB聯(lián)板的設(shè)計(jì)驗(yàn)驗(yàn)。 PCB設(shè)計(jì)的經(jīng)驗(yàn)建議: 1.一般連板長(zhǎng)寬比率為1：1~2.5：1,同時(shí)注意For FuJi Machine:a.最大進(jìn)板尺寸為:450*350mm, 2.針對(duì)有金手指的部分,板邊處需作掏空處理,建議不作為連板的部位. 3.連板方向以同一方向?yàn)閮?yōu)先,考量對(duì)稱防呆,特殊情況另作處理. 4.連板掏空長(zhǎng)度超過板長(zhǎng)度的1/2時(shí),需加補(bǔ)強(qiáng)邊. 5.陰陽(yáng)板的設(shè)計(jì)需作特殊考量. 6.工藝邊需根據(jù)實(shí)際需要作設(shè)計(jì)調(diào)整,軌道邊一般不少於6mm,實(shí)際中需考量板邊零件的排布,軌道設(shè)備正常卡壓距離為不少於3mm,及符合實(shí)際要求下的連板經(jīng)濟(jì)性. 7.FIDUCIAL MARK或稱光學(xué)定位點(diǎn),一般設(shè)計(jì)在對(duì)角處,為2個(gè)或4個(gè),同時(shí)MARK點(diǎn)面需平整,無氧化,脫落現(xiàn)象;定位孔設(shè)計(jì)在板邊,為對(duì)稱設(shè)計(jì),一般為4個(gè),直徑為3mm,公差為±0.01inch. 8.V-cut深度需根據(jù)連板大小及基板板厚考量,角度建議為不少於45°. 9.連板設(shè)計(jì)的同時(shí),需基於基板的分板方式考量<人工(治具)還是使用分板設(shè)備>. 10.使用針孔(郵票孔)聯(lián)接：需請(qǐng)考慮斷裂后的毛刺,及是否影響COB工序的Bonding機(jī)上的夾具穩(wěn)定工作,還應(yīng)考慮是否有無影響插件過軌道,及是否影響裝配組裝.
標(biāo)簽： PCB 阻抗匹配 計(jì)算工具 教程
上傳時(shí)間： 2013-10-15
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STC-ISP下載編程燒錄軟件控件注冊(cè)工具。
上傳時(shí)間： 2013-11-11
上傳用戶：hakim
ZigBee開發(fā)套件內(nèi)容開發(fā)套件
上傳時(shí)間： 2013-11-04
上傳用戶：jinyao
本人在修改一個(gè) GSM 模塊時(shí)，因?yàn)榱硗庠黾恿斯δ苣K，四層板已經(jīng)無法滿足設(shè)計(jì)，需要修改為六層板。因?yàn)槲疫€想共用以前的設(shè)計(jì)不想做大的修改，所以增加的兩層需要按照我的疊層增加在上面（在L2 和L3 中間增加一層，在L3 和L4 中間增加一層）。網(wǎng)上找了這方面的資料發(fā)現(xiàn)沒有。后面就作罷，四層板來推擠，實(shí)在頭大，就來摸索修改，發(fā)現(xiàn)只用三步就可搞定。留文一篇，共大家借鑒。
上傳時(shí)間： 2014-01-15
上傳用戶：CHENKAI
Xilinx UltraScale™ 架構(gòu)針對(duì)要求最嚴(yán)苛的應(yīng)用，提供了前所未有的ASIC級(jí)的系統(tǒng)級(jí)集成和容量。 UltraScale架構(gòu)是業(yè)界首次在All Programmable架構(gòu)中應(yīng)用最先進(jìn)的ASIC架構(gòu)優(yōu)化。該架構(gòu)能從20nm平面FET結(jié)構(gòu)擴(kuò)展至16nm鰭式FET晶體管技術(shù)甚至更高的技術(shù)，同 時(shí)還能從單芯片擴(kuò)展到3D IC。借助Xilinx Vivado®設(shè)計(jì)套件的分析型協(xié)同優(yōu)化，UltraScale架構(gòu)可以提供海量數(shù)據(jù)的路由功能，同時(shí)還能智能地解決先進(jìn)工藝節(jié)點(diǎn)上的頭號(hào)系統(tǒng)性能瓶頸。 這種協(xié)同設(shè)計(jì)可以在不降低性能的前提下達(dá)到實(shí)現(xiàn)超過90%的利用率。 UltraScale架構(gòu)的突破包括： • 幾乎可以在晶片的任何位置戰(zhàn)略性地布置類似于ASIC的系統(tǒng)時(shí)鐘，從而將時(shí)鐘歪斜降低達(dá)50% • 系統(tǒng)架構(gòu)中有大量并行總線，無需再使用會(huì)造成時(shí)延的流水線，從而可提高系統(tǒng)速度和容量 • 甚至在要求資源利用率達(dá)到90%及以上的系統(tǒng)中，也能消除潛在的時(shí)序收斂問題和互連瓶頸 • 可憑借3D IC集成能力構(gòu)建更大型器件，并在工藝技術(shù)方面領(lǐng)先當(dāng)前行業(yè)標(biāo)準(zhǔn)整整一代 • 能在更低的系統(tǒng)功耗預(yù)算范圍內(nèi)顯著提高系統(tǒng)性能，包括多Gb串行收發(fā)器、I/O以及存儲(chǔ)器帶寬 • 顯著增強(qiáng)DSP與包處理性能 賽靈思UltraScale架構(gòu)為超大容量解決方案設(shè)計(jì)人員開啟了一個(gè)全新的領(lǐng)域。
標(biāo)簽： UltraScale Xilinx 架構(gòu)
上傳時(shí)間： 2013-12-23
上傳用戶：小儒尼尼奧
SF-CY3 FPGA套件開發(fā)指南Ver6.00 （by特權(quán)同學(xué)）
上傳時(shí)間： 2014-01-25
上傳用戶：ewtrwrtwe
有時(shí)候，做元件封裝的時(shí)候，做得不是按中心設(shè)置為原點(diǎn)（不提倡這種做法），所以制成之后導(dǎo)出來的坐標(biāo)圖和直接提供給貼片廠的要求相差比較大。比如，以元件的某一個(gè)pin 腳作為元件的原點(diǎn)，明顯就有問題，直接修改封裝的話，PCB又的重新調(diào)整。所以想到一個(gè)方法：把每個(gè)元件所有的管腳的X坐標(biāo)和Y坐標(biāo)分別求平均值，就為元件的中心。
標(biāo)簽： Layout Basic PADS Scr
上傳時(shí)間： 2014-01-09
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