《現(xiàn)代無線系統(tǒng)射頻電路實(shí)用設(shè)計(jì):有源電路與系統(tǒng)》(卷2)從介紹有源線性電路和RF穩(wěn)定性分析開始，講述了低噪聲和小信號(hào)寬帶放大器設(shè)計(jì)。同時(shí)對(duì)現(xiàn)代RF器件及其建模做出綜述，探究像諧波平衡這樣的非線性電路仿真技術(shù)，并始終用大量的圖示來說明有源電路設(shè)計(jì)中現(xiàn)代CAD工具的使用方法。工程師們通過在高功率RF晶體管放大器、振蕩器、混頻器和倍頻器應(yīng)用這些非線性設(shè)計(jì)技術(shù)，然后再去學(xué)習(xí)理論，會(huì)對(duì)器件的工作．性能有個(gè)直觀的理解。
標(biāo)簽： 現(xiàn)代無線系統(tǒng) 射頻電路
上傳時(shí)間： 2022-07-04
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倍流同步整流在DC TO DC 變換器中工作原理分析
上傳時(shí)間： 2013-05-24
上傳用戶：eeworm
編碼器倍頻、鑒相電路在FPGA中的實(shí)現(xiàn)
標(biāo)簽： FPGA 編碼器 倍頻 中的實(shí)現(xiàn)
上傳時(shí)間： 2013-11-08
上傳用戶：38553903210
編碼器倍頻、鑒相電路在FPGA中的實(shí)現(xiàn)
標(biāo)簽： FPGA 編碼器 倍頻 中的實(shí)現(xiàn)
上傳時(shí)間： 2013-10-27
上傳用戶：royzhangsz
利用AT89C51搭配74C926來實(shí)現(xiàn)一個(gè)低頻的頻率記數(shù)器(範(fàn)圍為1Hz~300KHz)
上傳時(shí)間： 2014-01-18
上傳用戶：aeiouetla
基于地址總線接口的四倍頻編碼器信號(hào)接口的 FPGA實(shí)現(xiàn) Verilog HDL的
上傳時(shí)間： 2014-08-12
上傳用戶：ayfeixiao
這是用VHDL 語言編寫的參數(shù)可以直接設(shè)置的2n倍時(shí)鐘分頻器，在運(yùn)用時(shí)，不需要閱讀VHDL源代碼，只需要把clk_div2n.vhd加入當(dāng)前工程便可以直接調(diào)用clk_div2n.bsf。
上傳時(shí)間： 2015-08-23
上傳用戶：xinyuzhiqiwuwu
使用VHDL設(shè)計(jì)一個(gè)適用於ETSI OFDM的時(shí)間和頻率同步處理器
上傳時(shí)間： 2015-09-21
上傳用戶：luke5347
qemu性能直逼VMware的仿真器QEMU 的模擬速度約為實(shí)機(jī)的 25％；約為 Bochs 的 60 倍。Plex86、User-Mode-Linux、VMware 和 Virtual PC 則比 QEMU 快一點(diǎn)，但 Bochs 需要特定的 Kernel Patch；User-Mode-Linux 的 Guest System 必須為 Linux；VMware 和 Virtual PC 則需要在 Guest System 上安裝特定的 Driver，且它們是針對(duì)作業(yè)系統(tǒng)而進(jìn)行模擬，並不能說是完整的模擬器。所以 QEMU 仍不失為極優(yōu)秀的 x86 模擬器。
標(biāo)簽： VMware User-Mode-Linux Virtual Bochs
上傳時(shí)間： 2014-06-04
上傳用戶：bakdesec
DPLL由 鑒相器 模K加減計(jì)數(shù)器 脈沖加減電路 同步建立偵察電路 模N分頻器 構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計(jì)數(shù)器的K值決定DPLL的精度和同步建立時(shí)間,K越大,則同步建立時(shí)間長,同步精度高.反之則短,低.
標(biāo)簽： signal_out signal_in DPLL 模
上傳時(shí)間： 2013-12-26
上傳用戶：希醬大魔王
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