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優(yōu)化模型

  • C語言模塊化程序設(shè)計(jì)方法教程

    C語言模塊化程序設(shè)計(jì)方法教程

    標(biāo)簽: C語言 模塊化 教程 程序

    上傳時(shí)間: 2014-01-07

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  • C語言模塊化編程

    介紹頭文件與源文件的關(guān)系以及如何進(jìn)行C語言模塊化編程

    標(biāo)簽: C語言 模塊化編程

    上傳時(shí)間: 2013-11-17

    上傳用戶:ABC677339

  • ibis模型理解說明

    IBIS 模型在做類似板級(jí)SI 仿真得到廣泛應(yīng)用。在做仿真的初級(jí)階段,經(jīng)常對(duì)于ibis 模型的描述有些疑問,只知道把模型拿來轉(zhuǎn)換為軟件所支持的格式或者直接使用,而對(duì)于IBIS 模型里面的數(shù)據(jù)描述什么都不算很明白,因此下面的一些描述是整理出來的一點(diǎn)對(duì)于ibis 的基本理解。在此引用很多presention來描述ibis 內(nèi)容(有的照抄過來,阿彌陀佛,不要說抄襲,只不過習(xí)慣信手拈來說明一些問題),僅此向如muranyi 等ibis 先驅(qū)者致敬。本文難免有些錯(cuò)誤或者考慮不周,隨時(shí)歡迎進(jìn)行討論并對(duì)其進(jìn)行修改!IBIS 模型的一些基本概念I(lǐng)BIS 這個(gè)詞是Input/Output buffer information specification 的縮寫。本文是基于IBIS ver3.2 所撰寫出來(www.eigroup.org/IBIS/可下載到各種版本spec),ver4.2增加很多新特性,由于在目前設(shè)計(jì)中沒用到不予以討論。。。在業(yè)界經(jīng)常會(huì)把spice 模型描述為transistor model 是因?yàn)樗枋龊芏嚯娐芳?xì)節(jié)問題。而把ibis 模型描述為behavioral model 是因?yàn)樗⒉幌髎pice 模型那樣描述電路的構(gòu)成,IBIS 模型描述的只不過是電路的一種外在表現(xiàn),象個(gè)黑匣子一樣,輸入什么然后就得到輸出結(jié)果,而不需要了解里面驅(qū)動(dòng)或者接收的電路構(gòu)成。因此有所謂的garbage in, garbage out,ibis 模型的仿真精度依賴于模型的準(zhǔn)確度以及考慮的worse case,因此無論你的模型如何精確而考慮的worse case 不周全或者你考慮的worse case 如何周全而模型不精確,都是得不到較好的仿真精度。

    標(biāo)簽: ibis 模型

    上傳時(shí)間: 2013-10-16

    上傳用戶:zhouli

  • mutisim仿真模型器件建立

    mutisim仿真模型器件建立

    標(biāo)簽: mutisim 仿真模型 器件

    上傳時(shí)間: 2013-10-12

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  • 西門子s7-200仿真軟件漢化版

    西門子s7-200仿真軟件漢化版

    標(biāo)簽: 200 西門子 仿真軟件 漢化版

    上傳時(shí)間: 2013-10-28

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  • 2010 MATLAB及控制系統(tǒng)仿真_控制系統(tǒng)模型及轉(zhuǎn)換

    MATLAB及控制系統(tǒng)仿真_控制系統(tǒng)模型及轉(zhuǎn)換

    標(biāo)簽: MATLAB 2010 控制系統(tǒng) 仿真

    上傳時(shí)間: 2013-12-26

    上傳用戶:china97wan

  • Multisim11完美漢化補(bǔ)丁第三版

    漢化的不錯(cuò),推薦

    標(biāo)簽: Multisim 11 漢化 補(bǔ)丁

    上傳時(shí)間: 2014-01-27

    上傳用戶:csgcd001

  • multisim10漢化版附帶安裝說明

    multisim10漢化版,附帶安裝說明

    標(biāo)簽: multisim 10 漢化版 安裝說明

    上傳時(shí)間: 2013-11-21

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  • Keil_uVision4_V9.00漢化包下載

    漢化KEIL

    標(biāo)簽: Keil_uVision 9.00 漢化包

    上傳時(shí)間: 2013-11-13

    上傳用戶:ewtrwrtwe

  • 如何仿真IP核(建立modelsim仿真庫(kù)完整解析)

      IP核生成文件:(Xilinx/Altera 同)   IP核生成器生成 ip 后有兩個(gè)文件對(duì)我們比較有用,假設(shè)生成了一個(gè) asyn_fifo 的核,則asyn_fifo.veo 給出了例化該核方式(或者在 Edit-》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式)。asyn_fifo.v 是該核的行為模型,主要調(diào)用了 xilinx 行為模型庫(kù)的模塊,仿真時(shí)該文件也要加入工程。(在 ISE中點(diǎn)中該核,在對(duì)應(yīng)的 processes 窗口中運(yùn)行“ View Verilog Functional Model ”即可查看該 .v 文件)。如下圖所示。

    標(biāo)簽: modelsim 仿真 IP核 仿真庫(kù)

    上傳時(shí)間: 2013-10-20

    上傳用戶:lingfei

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