通過核來泛化的判別分析（GDA）代碼，MATLAB寫的。
標簽： GDA 判別 分 代碼
上傳時間： 2013-12-22
上傳用戶：大融融rr
uboot針對三星公司的s3c2410（arm920T核）的初始化源代碼。
標簽： s3c2410 uboot 920T arm
上傳時間： 2014-01-08
上傳用戶：wys0120
關于FPGA的一些常識及含IP核的VHDL設計源代碼。
標簽： FPGA VHDL 常識 IP核
上傳時間： 2013-12-11
上傳用戶：xmsmh
VHDL中IP核之參數化觸發器中文使用介紹
標簽： VHDL IP核 參數 觸發器
上傳時間： 2014-01-16
上傳用戶：宋桃子
VHDL中IP核之參數化加減法器中文使用介紹
標簽： VHDL IP核 參數 減法器
上傳時間： 2014-01-15
上傳用戶：cursor
完整的用VERILOG語言開發的USB2.0 IP核源代碼，包括文檔、仿真文件
標簽： VERILOG USB 2.0 IP核
上傳時間： 2015-07-09
上傳用戶：維子哥哥
本書主要介紹Altera公司的軟核CPU——nios和采用該CPU進行嵌入式系統設計的流程與方法。并以此為著眼點，介紹Altera的片上可編程系統SOPC的設計原理與實踐技術，引領讀者在低投入的情況下，較快地進入片上系統soc的殿堂。
標簽： CPU Altera nios 軟核
上傳時間： 2013-12-13
上傳用戶：haoxiyizhong
本書以Altera公司開發的NIOS嵌入式處理器軟核為例，介紹了嵌入式處理器的組成原理和開發應用。介紹NIOS系統設計和c程序編程與調試。
標簽： Altera NIOS 嵌入式處理器 軟核
上傳時間： 2015-07-17
上傳用戶：yph853211
IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則 asyn_fifo.veo 給出了例化該核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫 的模塊，仿真時該文件也要加入工程。
標簽： ip IP核 生成器 比較
上傳時間： 2014-01-05
上傳用戶：頂得柱
Xilinx FPGA 的IP核，實現FFT功能的
標簽： Xilinx FPGA IP核
上傳時間： 2013-12-12
上傳用戶：han_zh
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