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  • 基于FPGA的RapidIO核接口芯片的設(shè)計(jì)和實(shí)現(xiàn)

    基于FPGA的RapidIO核接口芯片的設(shè)計(jì)和實(shí)現(xiàn)這是一份非常不錯(cuò)的資料,歡迎下載,希望對(duì)您有幫助!

    標(biāo)簽: fpga rapidio 接口

    上傳時(shí)間: 2021-12-28

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  • 8051軟核處理器設(shè)計(jì)實(shí)戰(zhàn)

    使用Verilog語(yǔ)言從系統(tǒng)的角度編寫(xiě)8051軟核,是學(xué)習(xí)Verilog語(yǔ)言的重要的資料。

    標(biāo)簽: 8051 處理器 Verilog

    上傳時(shí)間: 2022-01-20

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  • 基于ep3c10e144 FPGA +雙核8位AD928設(shè)計(jì)的雙通道示波器quartus8.0 ve

    基于ep3c10e144 FPGA +雙核8位AD928設(shè)計(jì)的雙通道示波器quartus8.0 verilog 工程源碼+ PDF硬件原理圖,雙通道示波器應(yīng)用到FPGA主控與雙核8位AD9288,AD9288是一款雙核8位單芯片采樣模數(shù)轉(zhuǎn)換器(ADC),內(nèi)置片內(nèi)采樣保持電路,專門(mén)針對(duì)低成本、低功耗、小尺寸和易用性進(jìn)行了優(yōu)化。AD9288采用100 MSPS轉(zhuǎn)換速率工作,在整個(gè)工作范圍內(nèi)都具有出色的動(dòng)態(tài)性能。每個(gè)通道均可以獨(dú)立工作通道數(shù):2通道模擬帶寬:30MHz采樣率:雙通道,每125Msps垂直精度:8bit存儲(chǔ)深度:每通道不小于8KB電壓靈敏度:10mv/div~5v/div(1:1探頭)掃速范圍:100ns/div~5s/divFFT功能:1024點(diǎn)FFTX-Y功能觸發(fā)方式:?jiǎn)未?、正常、自?dòng),觸發(fā)電壓可調(diào)并帶有超前觸發(fā)功能480*320/3.5寸高分辨率液晶顯示器。工作電壓:6.2V~9V,推薦使用8V穩(wěn)壓電源

    標(biāo)簽: ep3c10e144 fpga ad928 示波器 quartus

    上傳時(shí)間: 2022-01-21

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  • 8051開(kāi)源IP核,用VHDL語(yǔ)言實(shí)現(xiàn)

    經(jīng)過(guò)仿真驗(yàn)證的MC8051IP核源碼,用VHDL語(yǔ)言實(shí)現(xiàn)。

    標(biāo)簽: 8051 開(kāi)源 IP核

    上傳時(shí)間: 2022-02-28

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  • FPGA_ASIC-NiosSoC系統(tǒng)中的BCH編解碼IP核的設(shè)計(jì)

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    標(biāo)簽: fpga

    上傳時(shí)間: 2022-03-12

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  • 一種基于FPGA的UARTIP核設(shè)計(jì)總結(jié)

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    標(biāo)簽: fpga uart

    上傳時(shí)間: 2022-03-14

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  • 基于FPGA嵌入式硬核的PCIExpress總線接口設(shè)計(jì)與驗(yàn)證

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    標(biāo)簽: fpga 嵌入式 pciexpress 總線接口

    上傳時(shí)間: 2022-04-07

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  • 設(shè)計(jì)的帶嵌入式收發(fā)器的Gen1×1硬核IP的 PCI Express IP編譯器

    在Cyclone IV GX收發(fā)器入門(mén)套件上,設(shè)計(jì)帶嵌入式收發(fā)器的Gen1×1硬核IP的 PCI Express IP編譯器。.rar

    標(biāo)簽: 嵌入式

    上傳時(shí)間: 2022-04-23

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  • Xilinx FPGA應(yīng)用進(jìn)階 通用IP核詳解和設(shè)計(jì)開(kāi)發(fā) 資料

    Xilinx FPGA應(yīng)用進(jìn)階  通用IP核詳解和設(shè)計(jì)開(kāi)發(fā)

    標(biāo)簽: xilinx fpga IP核

    上傳時(shí)間: 2022-06-03

    上傳用戶:jiabin

  • Xilinx FPGA應(yīng)用進(jìn)階 通用IP核詳解和設(shè)計(jì)開(kāi)發(fā)

    本書(shū)系統(tǒng)講解通信網(wǎng)絡(luò)領(lǐng)域Xilinx FPGA內(nèi)部的IP硬核。以流行的Xilinx Virtex-6型號(hào)芯片舉例,涵蓋Xilinx FPGA在通信領(lǐng)域主流的IP核,闡述Xilinx FPGA時(shí)鐘資源和DCM、PLL和MMCM時(shí)鐘管理器的特性和使用方法;介紹基于Block RAM資源生成ROM、RAM、FIFO和CAM核的使用過(guò)程。闡述TEMAC核背景知識(shí)、內(nèi)部結(jié)構(gòu)、接口時(shí)序和配置參數(shù),給出生成實(shí)例;介紹LVDS技術(shù)規(guī)范、源同步實(shí)現(xiàn)方案和去偏移技術(shù),講解Xilinx FPGA中IODELAYE1、ISERDES1和OSERDES核使用方法;闡述Xilinx FPGA DDR3控制器IP核的結(jié)構(gòu)組成、模塊劃分、接口信號(hào)和物理約束等。

    標(biāo)簽: xilinx fpga ip核

    上傳時(shí)間: 2022-06-11

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