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《Verilog HDL語言編程》 常有加法器（基于Verilog）
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三軸加速度傳感器讀數(shù)據(jù)
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這是經(jīng)過改進后的加法器源代碼
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delphi寫的游戲加速器,非常簡單而實用,但不要說這個沒有,很多游戲客戶端都有它的影子,目的是為了降低因為網(wǎng)速造成的游戲卡機情況,這也就是為什么玩官方的游戲不卡的情況,不僅僅是官方的設備好
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六路三十二次諧波信號發(fā)生器 可產(chǎn)生三十次以下任何諧波疊加的波形
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設計含異步清零和同步時鐘使能的加法計數(shù)器
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關(guān)于無線傳感器網(wǎng)絡安全性問題的研究進展和相關(guān)討論的論文。
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用vhdl語言 來實現(xiàn) 四位并行加法器的功能 是本科生的必學內(nèi)容
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編寫漏洞掃描器探查遠程服務器上可能存在的具有安全隱患的文件是否存在
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一篇基于無線傳感器網(wǎng)絡的礦井安全監(jiān)測系統(tǒng)的研究與實現(xiàn)論文
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