隨著電力電子變流技術的不斷發(fā)展，各種先進的控制技術層出不窮。控制器也從過去的模擬電路時代逐漸進入到全數字控制時代。但是MCU/DSP等通用控制器本身串行程序流工作模式的限制，在實現復雜算法時往往難以滿足系統(tǒng)要求的快速性與實時性的要求，FPGA的出現為解決這個問題提供了一個新的方向。 本文首先對三相PWM整流器系統(tǒng)進行了研究。在查閱大量國內外文獻資料的基礎上，對整流器及其控制器的國內外發(fā)展現狀及研究趨勢做了詳細的研究，并對課題研究的意義有了更深入的認識。接下來對三相電壓型整流器的拓撲結構、數學模型、整流器的控制技術進行了分析。文中所采用的滯環(huán)電流控制算法具有結構簡單，電流響應速度快，不依賴系統(tǒng)參數，系統(tǒng)魯棒性好的特點。運用matlab仿真軟件，對該控制方法進行了仿真。然后對FPGA的發(fā)展歷程、應用、分類、開發(fā)工具、語言等內容進行了介紹。最后對滯環(huán)控制算法進行了模塊劃分，將其劃分為PI算法模塊，限幅與指令電流生成模塊，滯環(huán)比較模塊，PWM脈沖生成及死區(qū)保護模塊，AD控制及數據儲存模塊，并在Quartus II軟件環(huán)境下，使用VHDL語言通過編程實現模塊化設計。實踐證明，采用FPGA來實現PWM整流器控制算法是可行的。
上傳時間： 2013-04-24
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隨著圖像分辨率的越來越高，軟件實現的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發(fā)展使得硬件實現圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內外的一個熱門領域。 本文在FPGA平臺上，用Verilog HDL實現了一個研究圖像處理算法的可重復配置的硬件模塊架構，架構包括PC機預處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負責具體算法的實現，根據不同的圖像處理算法可以獨立實現。架構為計算模塊實現了一個可添加、移出接口，不同的算法設計只要符合該接口就可以方便的加入到模塊架構中來進行調試和運行。 在硬件架構的基礎上本文實現了排序濾波，中值濾波，卷積運算及高斯濾波，形態(tài)學算子運算等經典的圖像處理算法。討論了FPGA的圖像處理算法的設計方法及優(yōu)化策略，通過性能分析，FPGA實現圖像處理在時間上比軟件處理有了很大的提高；通過結果的比較，發(fā)現FPGA的處理結果達到了軟件處理幾乎同等的效果水平。最后本文在實現較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進，提高了算法的可用性，同時為進一步的研究提供了更加便利的平臺。 整個設計都是在ISE8.2和ModelSim第三方仿真軟件環(huán)境下開發(fā)的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現FPGA為核心處理芯片的實時圖像處理系統(tǒng)有著積極的作用。
上傳時間： 2013-05-30
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遺傳算法是一種基于自然選擇原理的優(yōu)化算法，在很多領域有著廣泛的應用。但是，遺傳算法使用計算機軟件實現時，會隨著問題復雜度和求解精度要求的提高，產生很大的計算延時，這種計算的延時限制了遺傳算法在很多實時性要求較高場合的應用。為了提升運行速度，可以使用FPGA作為硬件平臺，設計數字系統(tǒng)完成遺傳算法。和軟件實現相比，硬件實現盡管在實時性和并行性方面具有很大優(yōu)勢，但同時會導致系統(tǒng)的靈活性不足、通用性不強。本文針對上述矛盾，使用基于功能的模塊化思想，將基于FPGA的遺傳算法硬件平臺劃分成兩類模塊：系統(tǒng)功能模塊和算子功能模塊。針對不同問題，可以在保持系統(tǒng)功能模塊不變的前提下，選擇不同的遺傳算子功能模塊完成所需要的優(yōu)化運算。本文基于Xilinx公司的Virtex5系列FPGA平臺，使用VerilogHDL語言實現了偽隨機數發(fā)生模塊、隨機數接口模塊、存儲器接口/控制模塊和系統(tǒng)控制模塊等系統(tǒng)功能模塊，以及基本位交叉算子模塊、PMX交叉算子模塊、基本位變異算子模塊、交換變異算子模塊和逆轉變異算子模塊等遺傳算法功能模塊，構建了系統(tǒng)功能構架和遺傳算子庫。該設計方法不僅使遺傳算法平臺在解決問題時具有更高的靈活性和通用性，而且維持了系統(tǒng)架構的穩(wěn)定。本文設計了多峰值、不連續(xù)、不可導函數的極值問題和16座城市的旅行商問題 (TSP)對遺傳算法硬件平臺進行了測試。根據測試結果，該硬件平臺表現良好，所求取的最優(yōu)解誤差均在1％以內。相對于軟件實現，該系統(tǒng)在求解一些復雜問題時，速度可以提高2個數量級。最后，本文使用FPGA實現了粗粒度并行遺傳算法模型，并用于 TSP問題的求解。將硬件平臺的運行速度在上述基礎上提高了近1倍，取得了顯著的效果。關鍵詞：遺傳算法，硬件實現，并行設計，FPGA，TSP
上傳時間： 2013-06-15
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產品簡介 AVRISP MKII下載器是ATMEL公司開發(fā)的AVRISP第二代產品，USB接口。AVRISP MKII支持全系列AVR+部分其他芯片(如S51等)。USB接口，便于使用與攜帶，特別適用于沒有串口的臺式電腦和筆記本電腦。 AVRISP MKII是一種結構緊密而且容易使用的在線編程工具，它為ATMEL系列AVR單片機開發(fā)應用程序設計。由于其尺寸小，它也成為一種為現有的利用AVR單片機的應用程序局升級的極好的工具。 AVRISP MKII是由USB供電，因而AVRISP編程器無需額外能源供應。AVRISP MKII編程接口是集成于AVRStudio中的。Flash，EEPROM和所有的Fuse和Lockbit可編程ISP選項，可以選擇單個分別編程或者連續(xù)自動編程。 我公司生產的AVRISP MKII在線編程器和atmel官方的AVRISP MKII在線編程器功能上完全兼容，但價格更低，是工廠，學校，個人等開發(fā)AVR單片機的首選工具。
上傳時間： 2013-10-16
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執(zhí)行步驟1: 執(zhí)行EX1126程式進入學生考試系統(tǒng) 權限描述: 使用者查詢:於”姓名”中輸入”Arno”,於”學號”中輸入”good”,再按下”使用者查詢” 即可查詢. 修改使用者:於”姓名”中輸入”GUEST”,於”學號”中輸入”0000”,再按下” 修改使用者即可修改: 功能描述: 使用者開始考試,於”姓名”中輸入自己的姓名,於”學號”中輸入學號,再按下” 考試去”即可: 開始考試,同時系統(tǒng)紀錄考生狀態(tài)為”1”. 使用者考試,完成後按下”結算成績”,同時系統(tǒng)顯示紀錄考生該科分數,同時清除考生登入狀態(tài),使其無法重覆考試,老師並可查詢考生成績.
上傳時間： 2016-07-31
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NCS8803 3.2.1 功能：是一顆將HDMI信號轉EDP信號的轉接芯片。其應用如下： 3.2.2產品特征 輸入：HDMI 輸出：Embedded-DisplayPort (eDP) EDP接口 1/2/4-lane eDP @ 1.62/2.7Gbps per lane HD to WQXGA (2560*1600) supported 內置EDP協議 HDMI Input HDMI 1.4a supported 支持RGB444/YCbCr444/YCbCr422 像素時鐘： 340MHz 支持雙通道音頻輸入； 參考時鐘 任何頻率，在19MHz到100MHz之間，單端時鐘輸入 內置5000 ppm SSC與否 通信方式 IIC 電源 1.2V core supply 2.5V or 3.3V IO supply 功耗：150Mw 封裝：QFN-56 (7mm x 7mm) 3.2.4 應用產品：廣告機，平板、醫(yī)療器械、車機、顯示器、小電視、車載電視等 3.2.5 應用平臺：RK、全志、M-star、炬力等 3.3.6 推廣注意事項A:確認客戶使用屏的分辨率，最常用的是1366x768@60Hz和1920x1080@60Hz BNCS8803支持4-lane DP / eDP輸出通常支持WQXGA所需 (2560 * 1600)及以上60 hz的幀速率 C.確認客戶的信號源，要是標準的HDMI信號,其他的都不行； D.此芯片支持縮放功能，分數縮放比例2:1至1:2； E、此芯片不是純硬件轉換芯片，需要通過IIC或者SPI進行初始化，初始化一般使用客戶CPU進行，這樣方便控制時序也節(jié)省成本，如果不使用客戶CPU進行初始化就要另外加MCU進行配置。 設計注意事項： A、NCS8801S設計的時候要特別注意輸入輸出的走線問題，要做好屏蔽以免信號受到干擾。 B、注意電源濾波 C、設計的時候預留LVDS信號要預留阻抗匹配電阻 D、設計的時候復位腳最好由客戶CPU的GPIO口進行控制，以便控制整個方案的時序，避免后面出現問題。
上傳時間： 2022-07-08
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CMS FOR J 國內比較好用的CMS,但是功能不全
上傳時間： 2015-12-29
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類神經感知機源碼,做為訓練一些資料,輸入所要學習的資料以便作為學習,透過計算來學習完成
標簽：
上傳時間： 2016-04-02
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j-link/jlink ARM調試器 算號軟件（keygen)
上傳時間： 2016-05-27
上傳用戶：zhichenglu
雲端運算-Google App Engine程式開發(fā)入門 for J
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上傳時間： 2014-04-07
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