隨著電信數(shù)據(jù)傳輸對(duì)速率和帶寬的要求變得越來(lái)越迫切,原有建成的網(wǎng)絡(luò)是基于話音傳輸業(yè)務(wù)的網(wǎng)絡(luò),已不能適應(yīng)當(dāng)前的需求.而建設(shè)新的寬帶網(wǎng)絡(luò)需要相當(dāng)大的投資且建設(shè)工期長(zhǎng),無(wú)法滿足特定客戶對(duì)高速數(shù)據(jù)傳輸?shù)慕谛枨?反向復(fù)用技術(shù)是把一個(gè)單一的高速數(shù)據(jù)流在發(fā)送端拆散并放在兩個(gè)或者多個(gè)低速數(shù)據(jù)鏈路上進(jìn)行傳輸,在接收端再還原為高速數(shù)據(jù)流.該文提出一種基于FPGA的多路E1反向復(fù)用傳輸芯片的設(shè)計(jì)方案,使用四個(gè)E1構(gòu)成高速數(shù)據(jù)的透明傳輸通道,支持E1線路間最大相對(duì)延遲64ms,通過(guò)鏈路容量調(diào)整機(jī)制,可以動(dòng)態(tài)添加或刪除某條E1鏈路,實(shí)現(xiàn)靈活、高效的利用現(xiàn)有網(wǎng)絡(luò)實(shí)現(xiàn)視頻、數(shù)據(jù)等高速數(shù)據(jù)的傳輸,能夠節(jié)省帶寬資源,降低成本,滿足客戶的需求.系統(tǒng)分為發(fā)送和接收兩部分.發(fā)送電路實(shí)現(xiàn)四路E1的成幀操作,數(shù)據(jù)拆分采用線路循環(huán)與幀間插相結(jié)合的方法,A路插滿一幀(30時(shí)隙)后,轉(zhuǎn)入B路E1間插數(shù)據(jù),依此類推,循環(huán)間插所有的數(shù)據(jù).接收電路進(jìn)行HDB3解碼,幀同步定位(子幀同步和復(fù)幀同步),線路延遲判斷,FIFO和SDRAM實(shí)現(xiàn)多路數(shù)據(jù)的對(duì)齊,最后按照約定的高速數(shù)據(jù)流的幀格式輸出數(shù)據(jù).整個(gè)數(shù)字電路采用Verilog硬件描述語(yǔ)言設(shè)計(jì),通過(guò)前仿真和后仿真的驗(yàn)證.以30萬(wàn)門的FPGA器件作為硬件實(shí)現(xiàn),經(jīng)過(guò)綜合和布線,特別是寫約束和增量布線手動(dòng)調(diào)整電路的布局,降低關(guān)鍵路徑延時(shí),最終滿足設(shè)計(jì)要求.
標(biāo)簽： FPGA 多路 傳輸 片的設(shè)計(jì)
上傳時(shí)間： 2013-07-16
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在信道編碼的發(fā)展進(jìn)程中，編碼研究人員一直致力于追尋性能盡可能的接近Shannon極限，且譯碼復(fù)雜度較低的信道編碼方案。1993年Berrou等提出了Turbo碼，這種碼在接近香農(nóng)極限的低信噪比下仍能夠獲得較低的誤碼率，它的出現(xiàn)在編碼界引起了廣泛的關(guān)注，并成為編碼研究領(lǐng)域最新的發(fā)展方向之一。但Turbo碼也有其缺點(diǎn)，由于交織器的存在，致使譯碼復(fù)雜度高，譯碼時(shí)延長(zhǎng)且因?yàn)榈痛a重碼字，存在錯(cuò)誤平臺(tái)現(xiàn)象。在Turbo碼的基礎(chǔ)上，1994年，Pyndiah等提出了Turbo乘積碼，Turbo乘積碼繼承了Turbo碼的優(yōu)點(diǎn)，又因?yàn)門urbo乘積碼的構(gòu)造采用了線性分組碼，所以譯碼方法比Turbo碼簡(jiǎn)單。Turbo乘積碼近年來(lái)開(kāi)始被廣泛到應(yīng)用到各種通信場(chǎng)合，大有取代傳統(tǒng)的卷積碼之勢(shì)。 本文首先圍繞Turbo乘積碼的編譯碼原理，闡述了涉及到的基礎(chǔ)知識(shí)；又據(jù)Turbo乘積碼目前的應(yīng)用狀況，回顧了Turbo碼的發(fā)展歷史；其次，根據(jù)Turbo乘積碼的構(gòu)造原理，探討了構(gòu)造的方法，交織類型，子碼的選擇及子碼的性能；再次，研究了Turbo乘積碼的概率譯碼，基于外信息的迭代算法，研究了Chase的譯碼算法；最后通過(guò)軟件仿真實(shí)現(xiàn)了該迭代譯碼算法，得到的結(jié)果達(dá)到了通信接收的要求。 本文還初步的闡述了Turbo乘積碼硬件實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)方案。據(jù)實(shí)際工作中碰到的非標(biāo)準(zhǔn)信號(hào)，給出了整體模塊設(shè)計(jì)圖，及相應(yīng)模塊的功能和模塊問(wèn)連接的各種參數(shù)。并實(shí)現(xiàn)了模態(tài)下的同步搜索和去除相位模糊功能。最后根據(jù)研究中碰到的各種問(wèn)題，提出了下一步工作建議和研究方向。
上傳時(shí)間： 2013-07-02
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本文提出了一種高速Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。這種Viterbi譯碼器的設(shè)計(jì)方案既可以制成高性能的單片差錯(cuò)控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。 本文所設(shè)計(jì)的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計(jì)方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計(jì)方法，與寄存器交換法相比，回溯算法更適用于FPGA開(kāi)發(fā)設(shè)計(jì)。為了提高譯碼性能，減小譯碼差錯(cuò)，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實(shí)現(xiàn)了基于FPGA的誤碼測(cè)試儀，在FPGA內(nèi)部完成誤碼驗(yàn)證和誤碼計(jì)數(shù)的工作。 與基于軟件實(shí)現(xiàn)譯碼過(guò)程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺(tái)對(duì)Viterbi譯碼器加以實(shí)現(xiàn)，這使譯碼速率得到很大的提升。針對(duì)于具體的FPGA硬件實(shí)現(xiàn)，本文采用了硬件描述語(yǔ)言VHDL來(lái)完成設(shè)計(jì)。通過(guò)對(duì)譯碼器的綜合仿真和FPGA實(shí)現(xiàn)驗(yàn)證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。
上傳時(shí)間： 2013-04-24
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卷積碼是無(wú)線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點(diǎn)，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長(zhǎng)度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點(diǎn)討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計(jì)了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測(cè)試通過(guò)。本文的主要工作如下： 1.對(duì)輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對(duì)歐氏距離的計(jì)算方法進(jìn)行了簡(jiǎn)化，以便于用硬件電路方式實(shí)現(xiàn)。 2.對(duì)ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式，和全并行的設(shè)計(jì)相比，在滿足譯碼速度的同時(shí)，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲(chǔ)器的組織方式，簡(jiǎn)化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時(shí)序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計(jì)的復(fù)雜度。 4.本文中設(shè)計(jì)了一個(gè)仿真平臺(tái)，采用Modelsim仿真器對(duì)設(shè)計(jì)進(jìn)行了功能仿真，結(jié)果完全正確。同時(shí)提出了一種在被測(cè)設(shè)計(jì)內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯(cuò)誤的效率。 5.該設(shè)計(jì)在Altera EP1C20 FPGA芯片上通過(guò)測(cè)試，最大運(yùn)行時(shí)鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對(duì)譯碼器的綜合結(jié)果和Altera設(shè)計(jì)的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計(jì)的Viterbi譯碼器具有很高的工程實(shí)用價(jià)值。
標(biāo)簽： Viterbi FPGA 軟判決 譯碼器
上傳時(shí)間： 2013-07-23
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這個(gè)是STC單片機(jī)的全系列頭文件. 這個(gè)是STC單片機(jī)的全系列頭文件
上傳時(shí)間： 2013-04-24
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目前,以互聯(lián)網(wǎng)業(yè)務(wù)為代表的網(wǎng)絡(luò)應(yīng)用,正快速地向包括數(shù)據(jù)、語(yǔ)音、圖像的綜合寬帶多媒體方向發(fā)展,構(gòu)建寬帶化、大容量、全業(yè)務(wù)、智能化的現(xiàn)代通信網(wǎng)絡(luò)已成為大勢(shì)所趨.寬帶無(wú)線接入(BWA)憑借其組網(wǎng)快速靈活、運(yùn)營(yíng)維護(hù)方便及成本較低等競(jìng)爭(zhēng)優(yōu)勢(shì),迅速成為市場(chǎng)熱點(diǎn),各種微波、無(wú)線通信領(lǐng)域的先進(jìn)手段和方法不斷引入,各種寬帶無(wú)線接入技術(shù)迅速涌現(xiàn).由于BWA要用于非視距傳輸,所以必須考慮無(wú)線信道的多經(jīng)效應(yīng).而OFDM技術(shù)憑借著魯棒的對(duì)抗頻率選擇性衰落能力和極高頻譜效率引起了學(xué)術(shù)界和工業(yè)界的高度重視.其基本思想是把調(diào)制在單載波上的高速串行數(shù)據(jù)流,分成多路低速的數(shù)據(jù)流,調(diào)制到多個(gè)正交載波上并行傳輸,這樣在傳輸時(shí),雖然整個(gè)信道是頻率選擇性衰落,但是各個(gè)子信道卻是平坦衰落,有效對(duì)抗了多經(jīng)效應(yīng),同時(shí)由于各個(gè)子載波是正交的,極大提高了頻譜效率.可以預(yù)料的是,隨著通信系統(tǒng)將向基于IPv6核心網(wǎng)的全I(xiàn)P包的傳輸方向發(fā)展,越來(lái)越多的通信系統(tǒng)將具有"突發(fā)模式"的特征.本文關(guān)注的正是突發(fā)OFDM系統(tǒng)接收機(jī)設(shè)計(jì)和實(shí)現(xiàn).由于IEEE 802.11a無(wú)線局域網(wǎng)是OFDM技術(shù)第一次真正的應(yīng)用于突發(fā)系統(tǒng),實(shí)現(xiàn)了面向IP的無(wú)線寬帶傳輸,所以基于IEEE 802.11a的突發(fā)OFDM系統(tǒng)有著重要的借鑒和研究?jī)r(jià)值,本文也正是圍繞著這個(gè)中心而展開(kāi).本文的各章節(jié)安排如下:在第一章中主要介紹OFDM的技術(shù)原理和在寬帶無(wú)線接入中的應(yīng)用,同時(shí)引出本文所關(guān)注的突發(fā)OFDM接收機(jī)設(shè)計(jì).在第二章中先介紹了相干接收和信道估計(jì)的概念,重點(diǎn)分析了本文所采用的WLAN信道模型和信道估計(jì)算法,然后在得到同步誤差表達(dá)式的基礎(chǔ)上,先用星座圖直觀的表現(xiàn)OFDM系統(tǒng)中各種同步誤差的影響,再?gòu)男旁氡葥p失的角度對(duì)符種同步誤差進(jìn)行分析.第三章是本文的重點(diǎn)之一,在本章中對(duì)基于IEEE 802.11a的各種同步算法包括幀檢測(cè)和符號(hào)定時(shí)、載波同步和采樣時(shí)鐘同步進(jìn)行仿真和比較,并針對(duì)適合FPGA實(shí)現(xiàn)的同步算法進(jìn)行了重點(diǎn)的分析.第四章也是本文的重點(diǎn)之一,提出了整個(gè)OFDM系統(tǒng)平臺(tái)的硬件結(jié)構(gòu)和基于IEEE 802.11a的接收機(jī)FPGA設(shè)計(jì)方案,然后從整體上介紹了接收機(jī)的實(shí)現(xiàn)結(jié)構(gòu),并給出了接收機(jī)各個(gè)模塊的具體設(shè)計(jì),最后對(duì)整個(gè)系統(tǒng)調(diào)試過(guò)程和測(cè)試結(jié)果進(jìn)行了分析.
上傳時(shí)間： 2013-04-24
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隨著通信技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，多媒體的應(yīng)用與服務(wù)越來(lái)越廣泛，視頻壓縮編碼技術(shù)也隨之成為非常重要的研究領(lǐng)域。運(yùn)動(dòng)估計(jì)是視頻壓縮編碼中的一項(xiàng)關(guān)鍵技術(shù)。由于視頻編碼系統(tǒng)的復(fù)雜性主要取決于運(yùn)動(dòng)估計(jì)算法，因此如何找到一種可靠、快速、性能優(yōu)良的運(yùn)動(dòng)估計(jì)算法一直是視頻壓縮編碼的研究熱點(diǎn)。運(yùn)動(dòng)估計(jì)在視頻編碼器中承擔(dān)的運(yùn)算量最大、控制最為復(fù)雜，由于對(duì)視頻編碼的實(shí)時(shí)性要求，因此運(yùn)動(dòng)估計(jì)模塊一般都采用硬件來(lái)設(shè)計(jì)。 本文的目的是在FPGA芯片上設(shè)計(jì)實(shí)現(xiàn)一種更優(yōu)的易于硬件實(shí)現(xiàn)的塊匹配運(yùn)動(dòng)估計(jì)算法——二步搜索算法。全文首先討論了塊匹配運(yùn)動(dòng)估計(jì)理論及其主要技術(shù)指標(biāo)，介紹了運(yùn)動(dòng)估計(jì)技術(shù)在MPEG-4中的應(yīng)用，然后在對(duì)典型的運(yùn)動(dòng)估計(jì)算法進(jìn)行分析比較的基礎(chǔ)上討論了一種性能和硬件實(shí)現(xiàn)難易度綜合指數(shù)較高的二步搜索算法。本文對(duì)已有的用于全搜索算法實(shí)現(xiàn)的VLSI結(jié)構(gòu)進(jìn)行了改進(jìn)，設(shè)計(jì)了符合二步搜索算法要求的FPGA實(shí)現(xiàn)結(jié)構(gòu)，并在對(duì)其理論分析之后，對(duì)實(shí)現(xiàn)該算法的運(yùn)動(dòng)估計(jì)模塊進(jìn)行了功能模塊的劃分，并運(yùn)用VerilogHDL硬件描述語(yǔ)言、ISE及Modelsim開(kāi)發(fā)工具在Spartan-IIEXC2S300eFPGA芯片上完成了對(duì)各功能模塊的設(shè)計(jì)、實(shí)現(xiàn)與時(shí)序仿真。最后，對(duì)整個(gè)運(yùn)動(dòng)估計(jì)模塊進(jìn)行了仿真測(cè)試，給出了其在FPGA上搭建實(shí)現(xiàn)后的時(shí)序仿真波形圖與占用硬件資源情況，通過(guò)對(duì)時(shí)序仿真結(jié)果可知本文設(shè)計(jì)的各功能模塊工作正常，并且能夠協(xié)同工作，整個(gè)運(yùn)動(dòng)估計(jì)模塊能夠正確的實(shí)現(xiàn)二步搜索運(yùn)動(dòng)估計(jì)算法，并輸出正確的運(yùn)動(dòng)估計(jì)結(jié)果；通過(guò)對(duì)占用硬件資源及時(shí)鐘頻率情況的分析驗(yàn)證了本文設(shè)計(jì)的二步搜索運(yùn)動(dòng)估計(jì)算法的FPGA實(shí)現(xiàn)結(jié)構(gòu)具備先進(jìn)性和實(shí)時(shí)可實(shí)現(xiàn)性。
標(biāo)簽： FPGA 運(yùn)動(dòng)估計(jì) 算法 仿真
上傳時(shí)間： 2013-05-27
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隨著通信網(wǎng)的發(fā)展和用戶需求的提高,光纖通信中的PDH體系逐漸被SDH體系所取代.SDH光纖通信系統(tǒng)以其通信容量大、傳輸性能好、接口標(biāo)準(zhǔn)、組網(wǎng)靈活方便、管理功能強(qiáng)大等優(yōu)點(diǎn)獲得越來(lái)越廣泛的應(yīng)用.但是在某些對(duì)傳輸容量需求不大的場(chǎng)合,SDH的巨大潛力和優(yōu)越性無(wú)法發(fā)揮出來(lái),反而還會(huì)造成帶寬浪費(fèi).相反,PDH因其容量適中,配置靈活,成本低廉和功能齊全,可針對(duì)客戶不同需要設(shè)計(jì)不同的方案,在某些特定的接入場(chǎng)合具有一定的優(yōu)勢(shì).本課題根據(jù)現(xiàn)實(shí)的需要,提出并設(shè)計(jì)了一種基于PDH技術(shù)的多業(yè)務(wù)單片F(xiàn)PGA傳輸系統(tǒng).系統(tǒng)可以同時(shí)提供12路E1的透明傳輸和一個(gè)線速為100M以太網(wǎng)通道,主要由一塊FPGA芯片實(shí)現(xiàn)大部分功能,該解決方案在集成度、功耗、成本以及靈活性等方面都具有明顯的優(yōu)勢(shì).本文首先介紹數(shù)字通信以及數(shù)字復(fù)接原理和以太網(wǎng)的相關(guān)知識(shí),然后詳細(xì)闡述了本系統(tǒng)的方案設(shè)計(jì),對(duì)所使用的芯片和控制芯片F(xiàn)PGA做了必要的介紹,最后具體介紹了系統(tǒng)硬件和FPGA編碼設(shè)計(jì),以及后期的軟硬件調(diào)試.歸納起來(lái),本文主要具體工作如下:1.實(shí)現(xiàn)4路E1信號(hào)到1路二次群信號(hào)的復(fù)分接,主要包括全數(shù)字鎖相環(huán)、HDB3-NRZ編解碼、正碼速調(diào)整、幀頭檢測(cè)和復(fù)分接等.2.將以太網(wǎng)MII接口來(lái)的25M的MII信號(hào)通過(guò)碼速變換到25.344M,進(jìn)行映射.3.將三路二次群信號(hào)和變換過(guò)的以太網(wǎng)MII信號(hào)進(jìn)行5b6b編解碼,以利于在光纖上傳輸.4.高速時(shí)提取時(shí)鐘采用XILINX的CDR方案.并對(duì)接收到的信號(hào)經(jīng)過(guò)5b6b解碼后,分接出各路信號(hào).
標(biāo)簽： FPGA PDH 多業(yè)務(wù) 方案
上傳時(shí)間： 2013-07-23
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全橋的好書啊，據(jù)說(shuō)是現(xiàn)在移相全橋類書籍的鼻祖啊
標(biāo)簽： 移相全橋
上傳時(shí)間： 2013-07-03
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十種精密全波整流電路 圖中精密全波整流電路的名稱,純屬本人命的名,只是為了區(qū)分;除非特殊說(shuō)明,增益均按1設(shè)計(jì). 圖1是最經(jīng)典的電路,優(yōu)
上傳時(shí)間： 2013-07-21
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