介紹了FPGA設計全流程：Modelsim>>Synplify.Pro>>ISE
標簽： Modelsim Synplify FPGA ISE
上傳時間： 2013-08-15
上傳用戶：稀世之寶039
一種基于FPGA 實現(xiàn)的全并行結構FFT 設計方法，采用全并行加流水結構, 可在一個時鐘節(jié)拍內(nèi)完成32 點FFT 運算的功能, 設計最高運算速度可達11ns
標簽： FPGA FFT 并行 設計方法
上傳時間： 2013-08-16
上傳用戶：467368609
FPGA設計全流程：Modelsim>>Synplify.Pro>>ISE\\r\\n第一章 Modelsim編譯Xilinx庫\\r\\n第二章 調(diào)用Xilinx CORE-Generator\\r\\n第三章 使用Synplify.Pro綜合HDL和內(nèi)核\\r\\n第四章 綜合后的項目執(zhí)行\(zhòng)\r\\n第五章 不同類型結構的仿真
標簽： FPGA 流程
上傳時間： 2013-08-20
上傳用戶：cuibaigao
使用QUARTUS做FPGA開發(fā)全流程，適用于初學者
標簽： QUARTUS FPGA 流程
上傳時間： 2013-08-21
上傳用戶：feifei0302
fpga功能實現(xiàn)有限字長響應FIR，用verilog編寫
標簽： fpga FIR 有限字長
上傳時間： 2013-08-24
上傳用戶：hz07104032
Xilinx的FPGA設計全流程
標簽： Xilinx FPGA 流程
上傳時間： 2013-08-26
上傳用戶：as275944189
全是FPGA的例子 對大家應該有好處 大家趕快下把 知識不等人
標簽： FPGA 家
上傳時間： 2013-08-30
上傳用戶：lgd57115700
介紹了FPGA設計全流程\r\n和一些簡單的例子
上傳時間： 2013-09-03
上傳用戶：xiaowei314
數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學習和討論。\r\n
標簽： VHDL 寄存器 數(shù)控振蕩器 加法器
上傳時間： 2013-09-04
上傳用戶：a471778
Cadence基礎培訓（全定制集成電路設計的整個流程）
標簽： Cadence 基礎培訓 定制 集成電路設計
上傳時間： 2013-09-05
上傳用戶：685
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