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將立體雜波圖應(yīng)用于氣象雜波的CFAR處理，根據(jù)當(dāng)前雜波環(huán)境的變化實(shí)時(shí)地產(chǎn)生雜內(nèi)雜外標(biāo)志，從而選擇不同的信號(hào)處理支路處理當(dāng)前氣象雜波，提高了雷達(dá)的檢測(cè)性能，降低了虛警概率。
標(biāo)簽： CFAR 雜波 應(yīng)用于
上傳時(shí)間： 2013-08-11
上傳用戶：ccclll
介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法，詳細(xì)敘述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA實(shí)現(xiàn)。
標(biāo)簽： VHDL 嵌入式 全數(shù)字 鎖相環(huán)路
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FPGA開發(fā)全攻略，工程師創(chuàng)新寶典，由張國(guó)斌等書寫
標(biāo)簽： FPGA
上傳時(shí)間： 2013-08-12
上傳用戶：ifree2016
基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì),內(nèi)有設(shè)計(jì)過(guò)程和設(shè)計(jì)思想
標(biāo)簽： FPGA 全數(shù)字 鎖相環(huán)
上傳時(shí)間： 2013-08-13
上傳用戶：fqscfqj
FPGA設(shè)計(jì)全流程十分鐘學(xué)會(huì)Xilinx FPGA 設(shè)計(jì)
標(biāo)簽： FPGA Xilinx 流程 十分
上傳時(shí)間： 2013-08-14
上傳用戶：klin3139
介紹了FPGA設(shè)計(jì)全流程：Modelsim>>Synplify.Pro>>ISE
標(biāo)簽： Modelsim Synplify FPGA ISE
上傳時(shí)間： 2013-08-15
上傳用戶：稀世之寶039
一種基于FPGA 實(shí)現(xiàn)的全并行結(jié)構(gòu)FFT 設(shè)計(jì)方法，采用全并行加流水結(jié)構(gòu), 可在一個(gè)時(shí)鐘節(jié)拍內(nèi)完成32 點(diǎn)FFT 運(yùn)算的功能, 設(shè)計(jì)最高運(yùn)算速度可達(dá)11ns
標(biāo)簽： FPGA FFT 并行 設(shè)計(jì)方法
上傳時(shí)間： 2013-08-16
上傳用戶：467368609
FPGA設(shè)計(jì)全流程：Modelsim>>Synplify.Pro>>ISE\\r\\n第一章 Modelsim編譯Xilinx庫(kù)\\r\\n第二章 調(diào)用Xilinx CORE-Generator\\r\\n第三章 使用Synplify.Pro綜合HDL和內(nèi)核\\r\\n第四章 綜合后的項(xiàng)目執(zhí)行\(zhòng)\r\\n第五章 不同類型結(jié)構(gòu)的仿真
標(biāo)簽： FPGA 流程
上傳時(shí)間： 2013-08-20
上傳用戶：cuibaigao
使用QUARTUS做FPGA開發(fā)全流程，適用于初學(xué)者
標(biāo)簽： QUARTUS FPGA 流程
上傳時(shí)間： 2013-08-21
上傳用戶：feifei0302
Xilinx的FPGA設(shè)計(jì)全流程
標(biāo)簽： Xilinx FPGA 流程
上傳時(shí)間： 2013-08-26
上傳用戶：as275944189
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