4×4矩陣式鍵盤(pán)識(shí)別技術(shù) （1．4×4矩陣鍵盤(pán)識(shí)別處理 （2．每個(gè)按鍵有它的行值和列值 ，行值和列值的組合就是識(shí)別這個(gè)按鍵的編碼。矩陣的行線和列線分別通過(guò)兩并行接口和CPU通信。每個(gè)按鍵的狀態(tài)同樣需變成數(shù)字量“0”和“1”，開(kāi)關(guān)的一端（列線）通過(guò)電阻接VCC，而接地是通過(guò)程序輸出數(shù)字“0”實(shí)現(xiàn)的。鍵盤(pán)處理程序的任務(wù)是：確定有無(wú)鍵按下，判斷哪一個(gè)鍵按下，鍵的功能是什么；還要消除按鍵在閉合或斷開(kāi)時(shí)的抖動(dòng)。兩個(gè)并行口中，一個(gè)輸出掃描碼，使按鍵逐行動(dòng)態(tài)接地，另一個(gè)并行口輸入按鍵狀態(tài)，由行掃描值和回饋信號(hào)共同形成鍵編碼而識(shí)別按鍵，通過(guò)軟件查表，查出該鍵的功能。
標(biāo)簽： 矩陣式 按鍵 鍵盤(pán)識(shí)別 矩陣鍵盤(pán)
上傳時(shí)間： 2017-08-16
上傳用戶：chfanjiang
用來(lái)檢測(cè)excel文件的列是否有重復(fù)的字段。如有，就把重復(fù)的字段顯示出來(lái)。輸入?yún)?shù)：excel文件名，列號(hào)，開(kāi)始行，結(jié)束行。
標(biāo)簽： excel 檢測(cè) 字段 重復(fù)
上傳時(shí)間： 2015-04-19
上傳用戶：bjgaofei
低電壓檢測(cè). A口低8位接鍵盤(pán)列線，鍵盤(pán)行線接VDDIO；B口高8位接LED // 按K1鍵 低電壓為2.4v // 按K2鍵 低電壓2.8v // 按K3鍵 低電壓3.2v // 按K4鍵 低電壓為3.6v
標(biāo)簽： 低電壓 8位 檢測(cè) 鍵盤(pán)
上傳時(shí)間： 2015-11-24
上傳用戶：xzt
利用最大排序法進(jìn)行數(shù)字的排序，將一串?dāng)?shù)列依照大小進(jìn)行排列! 每次比對(duì)下一個(gè)數(shù)字最大的放至前面 依序做回圈之後 就出現(xiàn)結(jié)果
標(biāo)簽： 排序
上傳時(shí)間： 2013-12-06
上傳用戶：lz4v4
Scaler是平板顯示器件(FPD，F(xiàn)lat Panel Display)中的重要組成部分，它將輸入源圖像信號(hào)轉(zhuǎn)換成與顯示屏固定分辨率一致的信號(hào)，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過(guò)程的基礎(chǔ)上，采用自上而下(Top-down)的設(shè)計(jì)方法，給出了scaler的設(shè)計(jì)及FPGA驗(yàn)證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調(diào)，也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。 圖像縮放內(nèi)核是scaler的核心部分，它是scaler中的主要運(yùn)算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計(jì)決定著縮放性能的優(yōu)劣，也是控制芯片成本的關(guān)鍵。因此，本文從縮放內(nèi)核的結(jié)構(gòu)入手，對(duì)scaler的總體結(jié)構(gòu)進(jìn)行了設(shè)計(jì)；通過(guò)對(duì)圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法，并對(duì)其計(jì)算進(jìn)行分析和簡(jiǎn)化，降低了計(jì)算的復(fù)雜度。FPGA設(shè)計(jì)中，采用列縮放與行縮放分開(kāi)處理的結(jié)構(gòu)，使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢(shì)在于：行列縮放可以同時(shí)進(jìn)行，數(shù)據(jù)處理的可靠性高、速度快：內(nèi)核結(jié)構(gòu)簡(jiǎn)單明了,數(shù)據(jù)緩沖區(qū)大小合適，便于設(shè)計(jì)。此外，本文還介紹了其他輔助模塊的設(shè)計(jì)，包括DVI接口信號(hào)處理模塊、縮放參數(shù)計(jì)算與控制模塊以及輸出信號(hào)檢測(cè)與時(shí)序?yàn)V波模塊。 本設(shè)計(jì)使用Verilog HDL對(duì)各模塊進(jìn)行了RTL級(jí)描述，并使用Quartus II7.2進(jìn)行了邏輯仿真，最后使用Altera公司的FPGA芯片來(lái)進(jìn)行驗(yàn)證。通過(guò)邏輯驗(yàn)證和系統(tǒng)仿真，證明該scaler的設(shè)計(jì)達(dá)到了預(yù)期的目標(biāo)。對(duì)于不同分辨率的圖像，均可以在顯示屏上得到穩(wěn)定的顯示。
上傳時(shí)間： 2013-05-30
上傳用戶：xiaowei314
tame,擴(kuò)展了好多SWing組件:JTable，有拆分單元個(gè)，列分組，調(diào)整行高，還有menu,combobox,button,border
標(biāo)簽： JTable SWing tame 擴(kuò)展
上傳時(shí)間： 2014-01-24
上傳用戶：zhaoq123
利用函數(shù)MadHG生成規(guī)則LDPC碼的校驗(yàn)矩陣H，其行重為6,列重為3,行數(shù)為列數(shù)一半(行數(shù)越大越好)，H中任意兩列沒(méi)有圍長(zhǎng)為4的圈，并得到H對(duì)應(yīng)的生成矩陣G，可以保證mod(G*H ,2)=0。使用方法為:[H,G] = MadHG(m,n,x),x= 1(得到的G左半部分為單位陣) or 2(G右半部分為單位陣),
標(biāo)簽： MadHG LDPC 函數(shù) 矩陣
上傳時(shí)間： 2013-12-06
上傳用戶：xiaohuanhuan
利用函數(shù)MadHG生成規(guī)則LDPC碼的校驗(yàn)矩陣H，其行重為6,列重為3,行數(shù)為列數(shù)一半(行數(shù)越大越好)，H中任意兩列沒(méi)有圍長(zhǎng)為4的圈，并得到H對(duì)應(yīng)的生成矩陣G，可以保證mod(G*H ,2)=0。使用方法為:[H,G] = MadHG(m,n,x),x= 1(得到的G左半部分為單位陣) or 2(G右半部分為單位陣),
標(biāo)簽： MadHG LDPC 函數(shù) 矩陣
上傳時(shí)間： 2015-10-12
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LDPC研究者M(jìn)acKay提供的校驗(yàn)矩陣H和對(duì)應(yīng)的G，其中H的行重12，列重6，行數(shù)504，列數(shù)1008，任意兩行不含圍長(zhǎng)為4的圈
上傳時(shí)間： 2015-10-12
上傳用戶：水口鴻勝電器
八皇后問(wèn)題，在國(guó)際象棋的8*8棋盤(pán)上每行擺一個(gè)皇后棋子，要求每行、每列、每斜行都最多只能有一個(gè)皇后棋子，本程序在用戶設(shè)定任意第一個(gè)棋子位置后即可自動(dòng)安排其他棋子位置
標(biāo)簽：
上傳時(shí)間： 2013-12-18
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