JPEG2000是新一代圖像壓縮標準,JPEG2000與傳統JPEG最大的不同,在于它放棄了JPEG所采用的以離散余弦變換(Discrete Cosine Transform)為主的區塊編碼方式,而采用以小波轉換(Wavelet Transform)為主的多解析編碼方式.離散小波變換算法是現代譜分析工具,在圖像處理與圖像分析領域正得到越來越廣泛的應用.由于JPEG2000標準具有復雜的算法,全部用軟件來實現將會占用很大的處理器時間開銷和內存開銷,尤其對于實時圖像傳輸和處理系統,因而用硬件電路來實現JPEG2000標準的部分或全部,就具有重要的意義,本課題的目的就是用硬件電路來實現JPEG2000標準中的離散小波變換部分,論文研究的主要工作就是設計了一個符合JPEG2000標準的、高性能的多級二維離散小波變換的硬件電路.論文研究的內容主要分為兩部分,第一部分首先分析了JPEG2000標準和離散小波變換的原理,重點研究了離散小波變換的快速算法,包括第一代小波變換所采用的卷積算法和第二代小波變換所采用的提升算法,然后具體分析了離散小波變換在JPEG2000中的具體實現.論文第二部分對兩種離散小波變換快速算法的硬件實現進行了比較,并選擇卷積濾波算法作為硬件實現的對象,并采用Daubechies9/7小波基.然后具體設計了離散小波變換的各個模塊,所有的模塊都是有硬件描述語言(Verilog HDL)來實現,經過仿真和邏輯綜合,在一塊自行設計的FPGA開發板上進行了驗證.仿真和驗證的結果表明了該小波變換的硬件電路符合JPEG2000標準,具有較高的速度和信噪比.
上傳時間： 2013-04-24
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上傳時間： 2013-05-24
上傳用戶：杏簾在望
本文首先在介紹多用戶檢測技術的原理以及系統模型的基礎上，對比分析了幾種多用戶檢測算法的性能，給出了算法選擇的依據。為了同時克服多址干擾和多徑干擾，給出了融合多用戶檢測與分集合并技術的接收機結構。 接著，針對WCDMA反向鏈路信道結構，介紹了擴頻使用的OVSF碼和擾碼，分析了擾碼的延時自相關特性和互相關特性，指出了存在多址干擾和多徑干擾的根源。在此基礎上，給出了解相關檢測器的數學公式推導和結構框圖，并仿真研究了用戶數、擴頻比、信道估計精度等參數對系統性能的影響。 常規的干擾抵消是基于chip級上的抵消，需要對用戶信號重構，因此具有較高的復雜度。在解相關檢測器的基礎上，衍生出符號級上的干擾抵消。通過仿真，給出了算法中涉及的干擾抑制控制權值、干擾抵消級數等參數的最佳取值，并進行了算法性能比較。仿真結果驗證了該算法的有效性。 最后，介紹了WCDMA系統移動臺解復用技術的硬件實現，在FPGA平臺上分別實現了與基站和安捷倫8960儀表的互聯互通。
上傳時間： 2013-07-29
上傳用戶：jiangxin1234
近年來,隨著微電子技術的高速發展,數字圖像壓縮編碼技術的逐漸成熟,實時圖象處理在多媒體、HDTV、圖像通信等領域有著越來越廣泛的應用,圖像壓縮/解壓的IC芯片也已成為多媒體技術的核心,實現這些算法芯片的研究成為信息產業的新熱點.該文基于FPGA設計了JPEG圖像壓縮編解碼芯片,通過改進算法優化結構,在合理地利用硬件資源的條件下,有效地挖掘出算法內在的并行性.在JPEG編碼器設計中,改進了JEONG的DCT變換算法,采用流水線優化算法解決時間并行性問題,提高了DCT/IDCT模塊的運算速度;設計了基于查找表結構的定點乘法器,便于在設計中共享乘法單元,以適應流水線設計的要求;依據Huffman編碼表的規律性,采用并行查找表結構,用較少的存儲單元完成Huffman編解碼的運算,同時也提高了編解碼速度.在JPEG解碼器設計中,根據Huffman碼字本身的特點和JPEG標準,設計了一種Huffman碼字分組結構,基于該結構提出分組Huffman查找表及地址編碼的設計方法,進而完成了新的快速Huffman解碼算法及其模塊設計.整個設計及其各個模塊都在ALTERA公司的EDA工具QUARTUSII平臺上進行了邏輯綜合及功能和時序仿真.綜合和仿真結果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達到了較高的工作頻率,在速度和資源利用率方面均達到了較優的狀態,可滿足實時JPEG圖像編解碼的要求.在邏輯設計的基礎上,該設計可以進一步作硬件仿真和實驗,將源代碼燒錄進FPGA芯片,作為獨立器件或有自主知識產權的JPEG IP模塊,應用于可視電話、手機和會議電視等低成本JPEG編解碼系統的實現.
上傳時間： 2013-05-31
上傳用戶：yuying4000
自90年代以來，LED顯示屏的設計制造和應用水平得到日益提高，LED顯示屏經歷了從單色、雙色圖文顯示屏，到圖像顯示屏，一直到今天的全彩色視頻顯示屏的發展過程。在此發展過程中，無論在器件的性能(超高亮度LED顯示屏及藍色發光二極管等)和系統組成(計算機化的全動態顯示系統)等方面都取得了長足的進步。 LED顯示屏相比與其它的平板顯示器，有其獨特的優越性，比如：可靠性高、使用壽命長、環境適應能力強、性價比高且成本低等特點，且隨著全彩屏顯示技術的日益完善，使得LED顯示屏在許多場合得到廣泛的應用。 本文詳細介紹了利用DVI接口作為視頻LED顯示屏數據源，利用查表的方法實現伽瑪矯正的實現方案和實現4096級灰度的LED視頻顯示屏控制系統的設計原理。通過對等長時間實現4096級灰度方案的分析，得到此方案在系統速度和顯示屏的亮度上存在的局限，提出采用變長時間和消影時間相結合的方案實現4096級灰度的方案及實現，這是在提高硬件成本以獲得成本，速度和亮度的折中。在此基礎上，提出了用脈沖打散輸出的方法改善LED顯示屏顯示效果，并探討了低幀頻無閃爍LED全彩屏的實現方法；對一些可以提高LED顯示屏系統技術的新技術展開討論，為今后的動態全彩色LED顯示屏具體實現打下堅實的理論基礎。
上傳時間： 2013-04-24
上傳用戶：793212294
隨著微電子技術的發展，可編程邏輯器件取得了迅速的發展，其功能日益強大，FPGA內部可用邏輯資源飛速增長，近來推出的FPGA都針對數字信號處理的特點做了特定設計，集成了存儲器、鎖相環（PLL）、硬件乘法器、DSP模塊等，通過使用各個公司提供的FPGA開發軟件使用硬件描述語言，可以實現特定的信號處理算法，如FFT、FIR等算法，為電子設計工程師提供了新的選擇。實時圖像處理系統采用FPGA+DSP的結構來完成整個復雜的圖像處理算法。將圖像處理算法進行分類，FPGA和DSP份協作發揮各自的長處，對于算法實現簡單、運算量大、實時性高的這類處理過程由大容量高性能的FPGA實現，DSP則用來處理經過預處理后的圖像數據，來運行算法結構復雜，乘加運算多的算法。整個系統主要包括FPGA處理單元、DSP處理單元以及PCI接口通訊三個部分。主要取得的了以下的研究成果：（1）研究了FPGA的工作原理及應用，完成了Stratix芯片的選型。設計了數字圖像處理板的電路原理圖和PCB設計圖。并對電路板進行調試，工作正常。（2）完成了FPGA程序下載電纜的PCB電路設計，并調試成功，應用到FPGA的調試下載配置中，取得了良好的實驗與經濟效果。（3）充分利用FPGA的設計開發軟件與工具，完成了中值濾波、形態學濾波和自適應閾值的FPGA實現，并給出了詳細的實現過程。將算法下載到FPGA芯片，經過試驗調試，達到要求。（4）研究了PCI接口通訊的實現方式，選用PCI9054芯片實現通訊，完成PCI接口電路設計，經過調試，實現了中斷、DMA等方式，滿足了數據傳輸的要求。（5）學習了C6701DSP芯片的工作特性以及內部功能結構，完成了DSP外圍存儲器的擴展、時鐘信號發生以及電源模塊等外圍電路的設計。
上傳時間： 2013-07-22
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加密算法一直在信息安全領域起著無可替代的作用,它直接影響著國家的未來和發展.隨著密碼分析水平、芯片處理能力和計算技術的不斷進步,原有的數據加密標準(DES)算法及其變形的安全強度已經難以適應新的安全需要,其實現速度、代碼大小和跨平臺性均難以繼續滿足新的應用需求.在未來的20年內,高級加密標準(AES)將替代DES成為新的數據加密標準.高級加密標準算法是采用對稱密鑰密碼實現的分組密碼,支持128比特分組長度及128比特、192比特與256比特可變密鑰長度.無論在反饋模式還是在非反饋模式中使用AES算法,其軟件和硬件對計算環境的適應性強,性能穩定,密鑰建立時間優良,密鑰靈活性強.存儲需求量低,即使在空間有限的環境使用也具備良好的性能.在分析高級加密標準算法原理的基礎上,描述了圈變換及密鑰擴展的詳細編制原理,用硬件描述語言(VHDL)描述了該算法的整體結構和算法流程.詳細論述了分組密碼的兩種運算模式(反饋模式和非反饋模式)下算法多種體系結構的實現原理,重點論述了基本體系結構、循環展開結構、內部流水線結構、外部流水線結構、混合流水線結構及資源共享結構等.最后在XILINX公司XC2S300E芯片的基礎上,采用自頂向下設計思想,論述了高級加密標準算法的FPGA設計方法,提出了具體模塊劃分方法并對各個模塊的實現進行了詳細論述.圈變換采用內部流水線結構,多個圈變換采用資源共享結構,密鑰調度與加密運算并行執行.占用芯片面積及引腳資源較少,在芯片選型方面具有很好的適應性.
上傳時間： 2013-06-20
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隨著安全通信數據速率的提高,關鍵數據加密算法的軟件實施成為重要的系統瓶頸.基于FPGA的高度優化的可編程的硬件安全性解決方案提供了并行處理能力,并且可以達到所要求的加密處理性能(每秒的SSL或RSA運算次數)基準.網絡的迅速發展,對安全性的需要變得越來越重要.然而,盡管網絡技術進步很快,安全性問題仍然相對落后.由于FPGA所提供的設計優勢,特別是新的高速版本,網絡系統設計人員可以在這些網絡設備中經濟地實現安全性支持.FPGA是實現設計靈活性和功能升級的關鍵,對于容錯、IPSec協議和系統接口問題而言這兩點非常重要.而且,FPGA還為網絡系統設計人員提供了適應不同安全處理功能以及隨著安全技術的發展方便地增加對新技術支持的能力.標準加密/解決以及認證算法,如RC-4、DES、三次DES、MD-5以及安全哈希算法-1(SHA-1)被廣泛用于全球網絡安全系統中.本文介紹了基于PCI總線的加密卡的研制,硬件板卡的結構,著重論述了加密卡上加密模塊的實現,即用FPGA實現3DES及IDEA、MD5算法的過程,加密卡的工作原理,加密卡中多種密碼算法的配置原理,最后對3DES算法及IDEA、MD5算法的實現進行仿真,并繪制了板卡的原理圖,對PCI接口原理進行了闡述.在論文中,首先闡述了數據加密原理.介紹了數據加密的算法和數據加密的技術發展趨勢,并重點說明了3DES的算法.由于加密卡的生存空間在于其高速的加密性能與便捷的使用方式,所以,我們的加密卡采用的是基于PCI插槽的結構,遵從的是PCI2.2規范,理解并掌握PCI總線的規范是了解整個系統的重要一環,本文講述了PCI總線的特點和性能,以及總線的信號.由于遵從高速性的要求,我們在硬件選型的時候,選用的是TI公司高速DSP T M S 3 2 0 C 5 4 x:T I公司新推出的T M S 3 2 0 C 6 x系列D S P功能強,速度也非常快,但目前價格仍然太高,不適合一般加解密使用.而TMS3 2 0 C 5 4 x系列具有性能適中,價格低廉,產品成熟等特點,是較好的選擇.FPGA選用的XILINX公司的XC2V3000,在隨后的文章中,我們將會對這些器件特性做相應說明.并由此得出電路原理圖的繪制.文章的重點之一在于3DES算法及IDEA、MD5算法的FPGA實現,以Xilinx公司VIRTEXII結構的VXC2V3000為例,闡述用FPGA高速實現3DES算法及IDEA、MD5算法的設計要點及關鍵部分的設計.
上傳時間： 2013-04-24
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ASIC對產品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規ASIC的硬件具有速度優勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現,使建立在可再配置硬件基礎上的進化硬件(EHW)成為智能硬件電路設計的一種新方法.作為進化算法和可編程器件技術相結合的產物,可重構FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現方法.論文認為面向分類的專用類可重構FPGA(ASR-FPGA)的研究,可使可重構電路粒度劃分的針對性更強、設計更易實現.論文研究的可重構FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應的矩陣并構造實驗用BCH碼;(2)建立基于可重構FPGA的基核——構造具有可重構特性的硬件功能單元,以此作為可重構BCH碼電路的設計基礎;(3)構造實現可重構BCH糾錯碼電路的方法——建立可重構糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構糾錯碼電路基礎上,構造進化硬件控制功能塊的結構,完成各進化RLA控制模塊的驗證和實現.課題是將可重構BCH碼的編譯碼電路的實現作為一類ASR-FPGA的研究目標,主要成果是根據可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構FPGA電路的基核T;通過對循環BCH糾錯碼的構造原理和電路結構的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規則排列在FPGA上,通過對T的控制端的不同配置來實現糾錯碼的各個功能單元;在可重構基核的基礎上提出了糾錯碼重構電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉換為相應的VHDL語言描述以實現硬件電路;采用RLA模型的有限狀態機FSM方式實現了可重構糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發系統中的VHDL語言和電路圖相結合的設計方法建立了循環糾錯碼基核單元的可重構模型,進行循環糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現.課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構FPGA核的設計的基本問題.課題的研究成果及其總結的一套ASR-FPGA進化硬件電路的設計方法對實際的進化硬件設計具有一定的實際指導意義,提出的基于專用類基核FPGA電路結構的研究方法為新型進化硬件的器件結構的設計也可提供一種借鑒.
上傳時間： 2013-07-01
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SignalTap II 內嵌邏輯分析儀是Altera 公司Quartus II 軟件中內嵌的一種調試程序,通過把一段執行邏輯分析功能 的代碼和客戶的設計組合在一起編譯、布局布線,完成傳統邏輯分析儀的功能。介紹了SignalTap II 的基本內容、實現原理以及 在實際工程中的應用環境。結合ATM交換矩陣的設計實例,詳細闡述了用SignalTapII 對FPGA 調試的具體方法和調試步驟, 以及在工程中的使用全過程。分析比較了該方法與傳統的外置式邏輯分析儀的優劣,對SignalTap II 應用條件進行了闡述。
標簽： SignalTapII FPGA 邏輯分析儀 調試
上傳時間： 2013-07-13
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