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功能仿真

功能仿真又稱為前仿真（Pre-layoutSimulation），主要目的是確定一個(gè)設(shè)計(jì)是否實(shí)現(xiàn)了預(yù)定的功能（或者說設(shè)計(jì)意圖），是證明設(shè)計(jì)功能正確性的過程。

用verilog實(shí)現(xiàn)濾波器的功能

用verilog實(shí)現(xiàn)濾波器的功能，通過軟件綜合仿真，在利用FPGA實(shí)現(xiàn)

標(biāo)簽： verilog 濾波器

上傳時(shí)間： 2013-12-14

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WDM類型的DMA驅(qū)動(dòng)程序,有的同學(xué)在寫驅(qū)動(dòng)的時(shí)候,可能沒有DMA硬件支持,所以,此DMA程序仿真了DMA的請(qǐng)求過程,可以不用硬件的支持,里面用了一個(gè)計(jì)數(shù)器中斷來表示DMA請(qǐng)求,然后由DMA驅(qū)動(dòng)來完成

WDM類型的DMA驅(qū)動(dòng)程序,有的同學(xué)在寫驅(qū)動(dòng)的時(shí)候,可能沒有DMA硬件支持,所以,此DMA程序仿真了DMA的請(qǐng)求過程,可以不用硬件的支持,里面用了一個(gè)計(jì)數(shù)器中斷來表示DMA請(qǐng)求,然后由DMA驅(qū)動(dòng)來完成DMA功能.

標(biāo)簽： DMA WDM 驅(qū)動(dòng) 硬件

上傳時(shí)間： 2015-05-17

上傳用戶：rocwangdp
綜合仿真程序

綜合仿真程序，含全加，解碼，濾波等多種功能 Verilog語言

標(biāo)簽： 綜合仿真程序

上傳時(shí)間： 2015-06-10

上傳用戶：lepoke
實(shí)現(xiàn)了串行通信接口的全部功能

實(shí)現(xiàn)了串行通信接口的全部功能，符合RS-232-C標(biāo)準(zhǔn)的完整UART模塊源代碼，中文注解，清晰易懂，經(jīng)過嚴(yán)格仿真測(cè)試，絕對(duì)好用。

標(biāo)簽： 串行通信接口

上傳時(shí)間： 2013-12-22

上傳用戶：蠢蠢66
超寬帶系統(tǒng)鏈路matlab仿真程序超寬帶系統(tǒng)簡(jiǎn)單仿真平臺(tái)

超寬帶系統(tǒng)鏈路matlab仿真程序超寬帶系統(tǒng)簡(jiǎn)單仿真平臺(tái)，有簡(jiǎn)單界面.包括可替換的脈沖成型（半余弦脈沖）、IEEE802.15.3a的修正SV信道、最大似然信道估計(jì)、Rake接收機(jī)等模塊，可以實(shí)現(xiàn)monte carlo仿真求誤碼率。可添加多址接入、編碼等功能（維特比編解碼、幀同步的程序由本人同學(xué)編寫）。入口主程序uwbsim.m 編解碼程序：bin2deci.m；bini2deci.m；deci2bin.m VITRBI.m 信道及信道估計(jì)：ch_est.m；channel.m；channelgenerator.m；conv_m. m；sigfold.m UWB_SV_channel.m uwb_sv_cnvrt_ct.m uwb_sv_eval_ct.m uwb_sv_model_ct.m uwb_sv_params.m Rake接收機(jī)：findpeak.m；MRC_combine.m；MRC_Rake.m；n_upsample.m；selectpath.m 其他：cnv_encd.m；dssignal.m；Eb_halfcos.m；waveshape.m；halfcos_generator.m；metric.m；nxt_stat.m；sim_main.m；spreadgren.m；test_code.m；training_ds.m；uwbsim.m；vit_test.m

標(biāo)簽： matlab 超寬帶系統(tǒng) 仿真程序仿真平臺(tái)

上傳時(shí)間： 2013-12-30

上傳用戶：duoshen1989
使用java實(shí)現(xiàn)了模擬彩信中心的功能。本壓縮包含有運(yùn)行程序所需的所有類庫

使用java實(shí)現(xiàn)了模擬彩信中心的功能。本壓縮包含有運(yùn)行程序所需的所有類庫，以及詳細(xì)的使用說明文檔。這是個(gè)相當(dāng)不錯(cuò)的彩信中心仿真程序。

標(biāo)簽： java 模擬彩信運(yùn)行程序

上傳時(shí)間： 2015-08-10

上傳用戶：zhouchang199
乒乓球游戲機(jī)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)人：大火虎設(shè)計(jì)課題：用VHDL設(shè)計(jì)一個(gè)乒乓球游戲機(jī),用開關(guān)來摸擬球手及裁判,用LED來模擬乒乓球,采用每局十一球賽制,比分由七段顯示器顯示. 設(shè)計(jì)思路：采用按功能分塊,將

乒乓球游戲機(jī)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)人：大火虎設(shè)計(jì)課題：用VHDL設(shè)計(jì)一個(gè)乒乓球游戲機(jī),用開關(guān)來摸擬球手及裁判,用LED來模擬乒乓球,采用每局十一球賽制,比分由七段顯示器顯示. 設(shè)計(jì)思路：采用按功能分塊,將整個(gè)電路分成若干子程序,利用不同的子程序來實(shí)現(xiàn)記分，顯示，鍵盤控制。設(shè)計(jì)過程： 1) 對(duì)4MHZ信號(hào)進(jìn)行分頻,得到所需的1HZ,及七段顯示器所需的頻率.存為CLOCKMAKE.VHD(注:仿真時(shí)所加的信號(hào)頻率比這要高。)。 2) 設(shè)計(jì)一個(gè)子程序來描述裁判,左擊球手,右擊球手的動(dòng)作對(duì)LED顯示的影響,及失球后給出失球信號(hào).這個(gè)程序是通過狀態(tài)機(jī)來完成。存為ＰLAYANGLED.VHD 3) 利用上一子程序給出的矢球信號(hào)，來實(shí)現(xiàn)記分。

標(biāo)簽： VHDL LED 實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)

上傳時(shí)間： 2015-08-25

上傳用戶：gtzj
使用VHDL語言編寫的簡(jiǎn)單8位流水線CPU 它有六級(jí)流水功能

使用VHDL語言編寫的簡(jiǎn)單8位流水線CPU 它有六級(jí)流水功能，通過仿真可以下載到實(shí)驗(yàn)箱，也有波形仿真

標(biāo)簽： VHDL CPU 8位語言

上傳時(shí)間： 2013-12-18

上傳用戶：linlin
自己編寫的超寬帶系統(tǒng)簡(jiǎn)單仿真平臺(tái)

自己編寫的超寬帶系統(tǒng)簡(jiǎn)單仿真平臺(tái)，有簡(jiǎn)單界面.包括可替換的脈沖成型（半余弦脈沖）、IEEE802.15.3a的修正SV信道、最大似然信道估計(jì)、Rake接收機(jī)等模塊，可以實(shí)現(xiàn)monte carlo仿真求誤碼率。可添加多址接入、編碼等功能（維特比編解碼、幀同步的程序由本人同學(xué)編寫）。入口主程序uwbsim.m 編解碼程序：bin2deci.m；bini2deci.m；deci2bin.m VITRBI.m 信道及信道估計(jì)：ch_est.m；channel.m；channelgenerator.m；conv_m. m；sigfold.m UWB_SV_channel.m uwb_sv_cnvrt_ct.m uwb_sv_eval_ct.m uwb_sv_model_ct.m uwb_sv_params.m Rake接收機(jī)：findpeak.m；MRC_combine.m；MRC_Rake.m；n_upsample.m；selectpath.m 其他：cnv_encd.m；dssignal.m；Eb_halfcos.m；waveshape.m；halfcos_generator.m；metric.m；nxt_stat.m；sim_main.m；spreadgren.m；test_code.m；training_ds.m；uwbsim.m；vit_test.m

標(biāo)簽： 編寫仿真平臺(tái) 超寬帶系統(tǒng)

上傳時(shí)間： 2013-12-15

上傳用戶：redmoons
基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器　　9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系　　9.1.2 流程圖的設(shè)計(jì) 　　9.1.3 系統(tǒng)功能描述　　

基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器　　9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系　　9.1.2 流程圖的設(shè)計(jì) 　　9.1.3 系統(tǒng)功能描述　　9.1.4 邏輯框圖　　9.1.5 延時(shí)模塊的詳細(xì)描述及仿真　　9.1.6 功能模塊Verilog-HDL描述的模塊化方法　　9.1.7 輸入檢測(cè)模塊的詳細(xì)描述及仿真　　9.1.8 計(jì)數(shù)模塊的詳細(xì)描述　　9.1.9 可編程單脈沖發(fā)生器的系統(tǒng)仿真　　9.1.10 可編程單脈沖發(fā)生器的硬件實(shí)現(xiàn) 　　9.1.11 關(guān)于電路設(shè)計(jì)中常用的幾個(gè)有關(guān)名詞

標(biāo)簽： Verilog-HDL 9.1 功能描述

上傳時(shí)間： 2015-09-16

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