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基于FPGA的多功能數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時(shí)間設(shè)置，時(shí)間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳時(shí)間： 2013-08-18
上傳用戶：問題問題
FPGA設(shè)計(jì)常用資料大全，內(nèi)含一些代碼，還算比較全吧
標(biāo)簽： FPGA 常用資料
上傳用戶：Togetherheronce
有時(shí)間顯示與設(shè)置、秒表、鬧鐘、日期顯示與設(shè)置功能，用6個(gè)數(shù)碼管顯示。
標(biāo)簽： 鬧鐘
上傳時(shí)間： 2013-08-20
上傳用戶：ttpay
fpga功能實(shí)現(xiàn)有限字長響應(yīng)FIR，用verilog編寫
標(biāo)簽： fpga FIR 有限字長
上傳時(shí)間： 2013-08-24
上傳用戶：hz07104032
本文詳細(xì)分析了COOLRUNNER系列CPLD的結(jié)構(gòu),特點(diǎn)及功能,使用VHDL語言實(shí)現(xiàn)數(shù)字邏輯,實(shí)現(xiàn)了水下沖擊波記錄儀電路的數(shù)字電路部分.
標(biāo)簽： COOLRUNNER CPLD
上傳時(shí)間： 2013-08-26
上傳用戶：亞亞娟娟123
自己設(shè)計(jì)的Smartcard功能模塊，已經(jīng)通過vcs仿真和FPGA驗(yàn)證，可以使用。
標(biāo)簽： Smartcard 模塊
上傳用戶：小鵬
實(shí)現(xiàn)由ARM2410本身配置fpga的功能\r\nfpga型號(hào)是ECP35和1K50/1C6
標(biāo)簽： 2410 fpga ARM
上傳時(shí)間： 2013-08-28
上傳用戶：ligi201200
50個(gè)各種不同功能的CPLD程序例子，拿來就可以用，每個(gè)都經(jīng)過了綜合測試，非常實(shí)用
標(biāo)簽： CPLD 程序
上傳時(shí)間： 2013-08-29
上傳用戶：yuanyuan123
智能機(jī)器小車主要完成尋跡功能，由機(jī)械結(jié)構(gòu)和控制單元兩個(gè)部分組成。機(jī)械結(jié)構(gòu)是一個(gè)由底盤、前后輔助輪、控制板支架、傳感器支架、左右驅(qū)動(dòng)輪、步進(jìn)電機(jī)等組成。控制單元部分主要由主要包含傳感器及其調(diào)理電路、步進(jìn)電機(jī)及驅(qū)動(dòng)電路、控制器三個(gè)部分。本設(shè)計(jì)的核心為控制器部分，采用Altera MAX7000S系列的EPM7064LC84-15作主控芯片。CPLD芯片的設(shè)計(jì)主要在MAX+plusⅡ10.0環(huán)境下利用VHDL語言編程實(shí)現(xiàn)。驅(qū)動(dòng)步進(jìn)電機(jī)電路主要利用ULN2803作為驅(qū)動(dòng)芯片。
標(biāo)簽： CPLD 設(shè)計(jì)實(shí)現(xiàn) 智能機(jī)
上傳時(shí)間： 2013-08-30
上傳用戶：ve3344
基于CPLD的多功能信號(hào)發(fā)生器設(shè)計(jì).PDF
標(biāo)簽： CPLD 多功能 信號(hào)發(fā)生器
上傳時(shí)間： 2013-09-02
上傳用戶：lnnn30
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