DC/DC變換器的并聯技術是提高DC/DC變換器功率等級的有效途徑，而如何實現并聯模塊間輸出電流的平均分配是實現并聯的核心技術.目前的并聯均流技術多是在并聯模塊參數差異不大的情況下實現的，對于并聯系統在并聯模塊參數差異較大的極限情況下的穩態和暫態性能則很少涉及.該文著重對并聯系統在參數差異很大的條件下的工作情況進行了研究.首先利用基于狀態空間平均法的小信號分析對最大均流法的均流原理進行了分析，并對并聯系統的穩定性進行了討論.之后針對已有的均流方案的局限性提出了一種新的具有限流功能的三環控制均流策略.為了驗證所提出的方案的可行性，建立了MATLAB仿真平臺，利用模塊化仿真的思想進行了系統仿真，初步驗證了方案的合理性.最后搭建了實際的DC/DC并聯系統試驗平臺，對采用該方案的并聯系統的穩態和暫態性能進行了全面的考察，得到了令人滿意的結果，證明了具有限流功能的三環控制均流策略是切實可行的.
標簽： DCDC 均流 變換器 并聯
上傳時間： 2013-04-24
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本文提出了一種高速Viterbi譯碼器的FPGA實現方案。這種Viterbi譯碼器的設計方案既可以制成高性能的單片差錯控制器，也可以集成到大規模ASIC通信芯片中，作為全數字接收的一部分。 本文所設計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結構的設計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發設計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進行合并。實現了基于FPGA的誤碼測試儀，在FPGA內部完成誤碼驗證和誤碼計數的工作。 與基于軟件實現譯碼過程的DSP芯片不同，FPGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現，本文采用了硬件描述語言VHDL來完成設計。通過對譯碼器的綜合仿真和FPGA實現驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達到60Mbps。
標簽： Viterbi FPGA 譯碼器
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四位全加器verilog源碼，簡單實用！歡迎下載
標簽： verilog 全加器 程序
上傳時間： 2013-05-16
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數控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學習和討論。\r\n
標簽： VHDL 寄存器 數控振蕩器 加法器
上傳時間： 2013-09-04
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教你如何制作一個J-Link V8仿真器！ 已經成功！
標簽： J-Link DIY 仿真器
上傳時間： 2013-10-15
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微帶天線[加]I.J.鮑爾
標簽： I.J. 微帶天線
上傳時間： 2013-11-17
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二: 普通計算器的設計說明: 1 普通計算器的主要功能(普通計算與逆波蘭計算): 1.1主要功能: 包括 a普通加減乘除運算及帶括號的運算 b各類三角與反三角運算（可實現角度與弧度的切換） c邏輯運算， d階乘與分解質因數等 e各種復雜物理常數的記憶功能 f對運算過程的中間變量及上一次運算結果的儲存. G 定積分計算器（只要輸入表達式以及上下限就能將積分結果輸出） H 可編程計算器（只要輸入帶變量的表達式后，再輸入相應的變量的值就能得到相應的結果） I 二進制及八進制的計算器 j十六進制轉化為十進制的功能。 *k (附帶各種進制間的轉化器)。 L幫助與階乘等附屬功能
標簽： 運算 1.1 計算器 計算
上傳時間： 2013-11-26
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本人自已寫的一個24點的計算器 希望大家多多的幫我改正。 有什麼更好的算法，還請指點!
標簽： 家 正 算法
上傳時間： 2014-01-25
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一個c++,c#,ini,java等的編輯器,語法加亮
標簽： java ini 編輯器
上傳時間： 2014-09-11
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編譯器 像YACC的編譯及語法產生器
標簽： YACC
上傳時間： 2013-12-05
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