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用VHDL設(shè)計(jì)一個(gè)4位二進(jìn)制并行半加器，要求將被加數(shù)、加數(shù)和加法運(yùn)算和用動(dòng)態(tài)掃描的方式共陰數(shù)碼管一同時(shí)顯示出
標(biāo)簽： VHDL 二進(jìn)制 并行 半加器
上傳時(shí)間： 2014-11-24
上傳用戶：haohaoxuexi
按鍵掃描 51單片機(jī)加8279 8279通過(guò)74LS 138譯碼器擴(kuò)展4×4鍵盤、6位顯示器。 由3-8譯碼器對(duì)SL0～SL2譯出鍵掃描線，由另一3-8譯碼器譯出顯示器的位掃描線，并采用了編碼掃描方式。 為了防止出現(xiàn)重鍵現(xiàn)象，掃描輸出線高位SL3不參加鍵掃描譯碼。CPU對(duì)8279的監(jiān)視采用了查詢方式，故8279的中斷請(qǐng)求信號(hào)IRQ懸空未用。
標(biāo)簽： 8279 138 SL0 SL2
上傳時(shí)間： 2014-01-25
上傳用戶：skfreeman
本文提出一個(gè)根值4 蝴蝶元素使用(m, n) - 櫃臺(tái)減少硬體複雜, 延遲時(shí)間, 和電力消費(fèi)被介入在使用常規(guī)加法器。並且一臺(tái)修改過(guò)的換向器為FFT 算法被描述與用管道運(yùn)輸?shù)膶?shí)施一起為連續(xù)輸入資料減少資料記憶要求。
標(biāo)簽： FFT 元素 修改 加法器
上傳時(shí)間： 2015-12-04
上傳用戶：541657925
計(jì)時(shí)器服務(wù)依賴于加載 Timer 類的主機(jī)的系統(tǒng)日期。如果偵聽器主機(jī)具有不同的系統(tǒng)日期，則偵聽器可能會(huì)不合時(shí)宜地接收到通知。為了避免此類問(wèn)題，要 ... 定期通知的默認(rèn)行為是固定延遲執(zhí)行，這一點(diǎn)已在 Timer 中指定。
標(biāo)簽： Timer 主機(jī) 計(jì)時(shí)器
上傳時(shí)間： 2014-12-20
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標(biāo)簽： flash asp 1.1 net
上傳時(shí)間： 2015-12-21
上傳用戶：leixinzhuo
由寄存器,全加器,移位寄存器,計(jì)數(shù)器,觸發(fā)器和門電路構(gòu)成補(bǔ)碼一位除法器,將開關(guān)設(shè)定的補(bǔ)碼形式出現(xiàn)的除數(shù),被除數(shù)存入相應(yīng)寄存器中.能用單脈沖按步演示運(yùn)算全過(guò)程.
標(biāo)簽： 寄存器 補(bǔ)碼 全加器 單脈沖
上傳時(shí)間： 2013-12-24
上傳用戶：bjgaofei
本文件包是在MAX+plus II 軟件環(huán)境下實(shí)現(xiàn)半加器的邏輯功能
標(biāo)簽： plus MAX II 軟件環(huán)境
上傳時(shí)間： 2014-01-15
上傳用戶：磊子226
本文件包是在MAX+plus II 軟件環(huán)境下實(shí)現(xiàn)全加器的邏輯功能
上傳時(shí)間： 2016-01-09
上傳用戶：jing911003
DPLL由 鑒相器 模K加減計(jì)數(shù)器 脈沖加減電路 同步建立偵察電路 模N分頻器 構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計(jì)數(shù)器的K值決定DPLL的精度和同步建立時(shí)間,K越大,則同步建立時(shí)間長(zhǎng),同步精度高.反之則短,低.
標(biāo)簽： signal_out signal_in DPLL 模
上傳時(shí)間： 2013-12-26
上傳用戶：希醬大魔王
2級(jí)流水線實(shí)現(xiàn)的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD
標(biāo)簽： VHDL 流水線 8位 全加器
上傳時(shí)間： 2014-06-15
上傳用戶：zhanditian
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