用VHDL設計一個4位二進制并行半加器,要求將被加數、加數和加法運算和用動態掃描的方式共陰數碼管一同時顯示出
資源簡介:用VHDL設計一個4位二進制并行半加器,要求將被加數、加數和加法運算和用動態掃描的方式共陰數碼管一同時顯示出
上傳時間: 2014-11-24
上傳用戶:haohaoxuexi
資源簡介:8*8乘法器及其測試:采用booth編碼的乘法器:1. ultipler_quick_add_4 即4位的并行全加器,在這里主要起了兩個作用:第一個是在求部分積單元時,當編碼為3x時用來輸出部分積;另外一個是在將部分積加起來時,求3到6位時所用到。 2. ultiplier_quick_add_5...
上傳時間: 2016-07-12
上傳用戶:zhaiye
資源簡介:本程序是利用兩個4位二進制并行加法器通過級聯方式構成一個8位加法器。
上傳時間: 2014-11-29
上傳用戶:270189020
資源簡介:頻率計VHDL編程。設計一個4位數字顯示的十進制頻率計,其測量范圍為1MHz,測量值通過4個數碼管顯示以8421BCD碼形式輸出,可通過開關實現量程控制,量程分10kHz、100kHz、1MHz三檔(最大讀數分別為9.999kHz、99.99kHz、999.9kHz); 當輸入信號的頻率大于相應量...
上傳時間: 2014-01-15
上傳用戶:鳳臨西北
資源簡介:乒乓球游戲機實驗報告實驗人: 大火虎設計課題: 用VHDL設計一個乒乓球游戲機,用開關來摸擬球手及裁判,用LED來模擬乒乓球,采用每局十一球賽制,比分由七段顯示器顯示. 設計思路: 采用按功能分塊,將整個電路分成若干子程序,利用不同的子程序來實現記分,顯示,...
上傳時間: 2015-08-25
上傳用戶:gtzj
資源簡介:用VHDL設計一個小游戲的例子,適合教學或自學使用
上傳時間: 2015-10-29
上傳用戶:努力努力再努力
資源簡介:用VHDL語句描述4位等值比較器,4選1多路選擇器,8位奇偶校驗電路功能
上傳時間: 2014-01-15
上傳用戶:FreeSky
資源簡介:VHDL實現一個4位十進制加法技術器。。。上傳源代碼,和大家分享
上傳時間: 2013-12-01
上傳用戶:chenlong
資源簡介:用VHDL語言實現4位乘法器,已被測試過,可參考使用
上傳時間: 2017-07-09
上傳用戶:洛木卓
資源簡介: (1)設計一個4位十進制的頻率計其測量范圍1Hz~9.999KHz;6 N3 G8 k( U- @ n* A (2)記數過程結束后,保存并顯示結果;
上傳時間: 2017-08-21
上傳用戶:LIKE
資源簡介:一﹑指標要求:. A: f5 b G A( d8 n (1)設計一個4位十進制的頻率計其測量范圍1Hz~9.999KHz;6 N3 G8 k( U- @ n* A (2)記數過程結束后,保存并顯示結果;
上傳時間: 2014-01-07
上傳用戶:妄想演繹師
資源簡介:本設計是用32位的并行全加器的,可以實現浮點運算!
上傳時間: 2014-01-22
上傳用戶:WMC_geophy
資源簡介:用StateCAD設計一個“串進并出的加法器”狀態機,并使用StateCAD測試激勵生成器設計測試激勵,驗證該狀態機,掌握完整的StateCAD設計流程.
上傳時間: 2014-01-04
上傳用戶:shawvi
資源簡介:用VHDL編譯的源代碼,4bit加一器,輸入一個4位二進制數自動加一,解壓后直接用Quartus打開project即可
上傳時間: 2016-11-27
上傳用戶:xzt
資源簡介:采用VHDL語言設計一個4通道的數據采集控制模塊。系統的功能描述如下: 1.系統主時鐘為100 MHz。 2.數據為16位-數據線上連續2次00FF后數據傳輸開始。 3.系統內部總線寬度為8位。 4.共有4個通道(ch1、ch2、ch3、ch4),每個通道配備100 Bytes的RAM,當存滿...
上傳時間: 2013-12-25
上傳用戶:zycidjl
資源簡介:用VHDL實現一個fir濾波器 設計要求: 1.最小阻帶衰減-30db。 2.帶內波動小于1db. 3.用MATLIB與MAXPLUS2聯合設計與仿真
上傳時間: 2013-12-19
上傳用戶:llandlu
資源簡介:一個關于4CAN卡的硬件程序,用VHDL編寫.就是4路CAN總線
上傳時間: 2013-11-30
上傳用戶:集美慧
資源簡介:實驗四 頻率計 實驗要求:設計一個有效位為4位的十進制的數字頻率計。
上傳時間: 2014-01-14
上傳用戶:牛津鞋
資源簡介:1、 掌握VHDL的結構以及實例的編程; 2、 學會使用QuartusⅡ平臺的開化; 3、 設計一個2位BCD碼加法器。
上傳時間: 2014-01-22
上傳用戶:anng
資源簡介:4位數據比較器 通過VHDL語言設計出4位數據比較器,了解EDA對數字電路設計的效率和可靠性有極大地提高
上傳時間: 2016-08-12
上傳用戶:1079836864
資源簡介:遞增方式在4位數碼管上向上計數顯示從0000-0001->0002……..9999….0000….0001…. -- 利用CPLD設計了一個4位十進制計數器,并用數碼管顯示當前計數值
上傳時間: 2013-12-16
上傳用戶:ardager
資源簡介:使用狀態機設計一個5位序列檢測器。從一串二進制碼中檢測出一個已預置的5位二進制碼
上傳時間: 2013-12-13
上傳用戶:xz85592677
資源簡介:本設計是設計了一個4位全加器的內容,是由4個一位全加器串聯而成的
上傳時間: 2017-08-15
上傳用戶:水口鴻勝電器
資源簡介:本程序是在一位全加器的基礎上設計一個16位的加法器,用Verilog HDL語言描述.
上傳時間: 2013-12-03
上傳用戶:moerwang
資源簡介:用VHDL設計的一個FIFO存儲器
上傳時間: 2017-09-09
上傳用戶:stampede
資源簡介:采用VHDL語言設計一個4通道的數據采集控制模塊.
上傳時間: 2022-04-25
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資源簡介:該源程序是軟件測試作業答案。要求: 用腳本設計一個可編程的宏錄制工具,替代鼠標和鍵盤的操作,實現對畫圖程序的測試, 1 、寫出宏錄制工具的設計文檔, 2、編程實現對畫圖程序中部分菜單功能(不少于4項)的測試以及對部分繪圖工具功能(不少于兩...
上傳時間: 2013-12-19
上傳用戶:stampede
資源簡介:多功能數字鐘設計 一、設計任務: (一)主體功能 用HDL設計一個多功能數字鐘,包含以下主要功能: 1.計時及校時,時間可以24小時制或12小時制顯示 2.日歷:顯示年月日星期,及設定設定功能 3.跑表:啟動/停止/保持顯示/清除 4.鬧鐘:設定鬧鐘時間,整...
上傳時間: 2013-12-31
上傳用戶:songrui
資源簡介:這是一個4位全加器,用一個1位半價做的一位全加,然后做成的四位半加。
上傳時間: 2016-04-30
上傳用戶:上善若水
資源簡介:用VHDL描述一個讓6個數碼管同時顯示的控制器,同時顯示0、1、2、3、4、5這6個不同的數字圖形到6個數碼管上,輸入時鐘調節頻率,使得能夠觀察到穩定顯示的6個數字。可異步復位
上傳時間: 2014-11-04
上傳用戶:gaojiao1999