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動(dòng)態(tài)可重配置

  • 可重構(gòu)24bit音頻過(guò)采樣DAC的FPGA

    基于過(guò)采樣和∑-△噪聲整形技術(shù)的DAC能夠可靠地把數(shù)字信號(hào)轉(zhuǎn)換為高精度的模擬信號(hào)(大于等于16位)。采用這一架構(gòu)進(jìn)行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點(diǎn),例如極低的失配噪聲和更高的可靠性,便于實(shí)現(xiàn)嵌入式集成等,最重要的是可以得到其他DAC結(jié)構(gòu)所無(wú)法達(dá)到的精度和動(dòng)態(tài)范圍。在高精度測(cè)量,音頻轉(zhuǎn)換,汽車(chē)電子等領(lǐng)域有著廣泛的應(yīng)用價(jià)值。 本文采用∑-△結(jié)構(gòu)以FPGA方式實(shí)現(xiàn)了一個(gè)具有高精度的數(shù)模轉(zhuǎn)換器,在24比特的輸入信號(hào)下,達(dá)到了約150dB的信噪比。作為一個(gè)靈活的音頻DAC實(shí)現(xiàn)方案。該DAC可以對(duì)CD/DVD/HDCD/SACD等多種制式下的音頻信號(hào)進(jìn)行處理,接受并轉(zhuǎn)換采樣率為32/44.1/48/88.2/96/192kHz,字長(zhǎng)為16/18/20/24比特的PCM數(shù)據(jù),具備良好的兼容性和通用性。 由于非線性和不穩(wěn)定性的存在,高階∑-△調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)存在較大的難度。本文綜合大量文獻(xiàn)中的經(jīng)驗(yàn)原則和方法,闡述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計(jì)流程;并據(jù)此設(shè)計(jì)了達(dá)到24bit精度和滿量程輸入范圍的的5階128倍調(diào)制器。本文創(chuàng)新性地提出了∑-△調(diào)制器的一種高效率流水線實(shí)現(xiàn)結(jié)構(gòu)。分析表明,與其他常見(jiàn)的∑-△調(diào)制器實(shí)現(xiàn)結(jié)構(gòu)相比,本方案具有結(jié)構(gòu)簡(jiǎn)單、運(yùn)算單元少等優(yōu)點(diǎn);此外在同樣信號(hào)采樣率下,調(diào)制器所需的時(shí)鐘頻率大大降低。 文中的過(guò)采樣濾波模塊采用三級(jí)半帶濾波器和一個(gè)可變CIC濾波器級(jí)聯(lián)組成,可以達(dá)到最高128倍的過(guò)采樣比,同時(shí)具有良好的通帶和阻帶特性。在半帶濾波器的設(shè)計(jì)中采用了CSD編碼,使結(jié)構(gòu)得到了充分的簡(jiǎn)化。 本文提出的過(guò)采樣DAC方案具有可重配置結(jié)構(gòu),讓使用者能夠方便地控制過(guò)采樣比和調(diào)制器階數(shù)。通過(guò)積分梳狀濾波器的配置,能夠獲得32/64/128倍的不同過(guò)采樣比,從而實(shí)現(xiàn)對(duì)于32~192kHz多種采樣率輸入的處理。在不同輸入字長(zhǎng)情況下,通過(guò)調(diào)制器的重構(gòu),則可以將調(diào)制器由高精度的5階模式改變?yōu)楣母偷?階模式,滿足不同分辨率信號(hào)輸入時(shí)的不同精度要求。這是本文的另一創(chuàng)新之處。 目前,該過(guò)采樣DAC已經(jīng)在XilinxVirtexⅡ系列FPGA器件下得到硬件實(shí)現(xiàn)和驗(yàn)證。測(cè)試表明,對(duì)于從32kHz到192kHz的不同輸入信號(hào),該DAC模塊輸出1比特碼流的帶內(nèi)信噪比均能滿足24比特?cái)?shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求。

    標(biāo)簽: FPGA bit DAC 24

    上傳時(shí)間: 2013-07-08

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  • 基于MicroBlaze的FPGA重配置系統(tǒng)設(shè)計(jì) pdf

    基于MicroBlaze的FPGA重配置系統(tǒng)設(shè)計(jì).pdf

    標(biāo)簽: MicroBlaze FPGA 配置系統(tǒng)

    上傳時(shí)間: 2013-08-22

    上傳用戶:anng

  • WP374 Xilinx FPGA的部分重配置

    WP374 Xilinx FPGA的部分重配置

    標(biāo)簽: Xilinx FPGA 374 WP

    上傳時(shí)間: 2013-11-11

    上傳用戶:zhaoke2005

  • WP374 Xilinx FPGA的部分重配置

    WP374 Xilinx FPGA的部分重配置

    標(biāo)簽: Xilinx FPGA 374 WP

    上傳時(shí)間: 2013-11-03

    上傳用戶:文993

  • Linux內(nèi)核重配置及編譯

    Linux內(nèi)核重配置及編譯

    標(biāo)簽: Linux 內(nèi)核 編譯

    上傳時(shí)間: 2015-02-27

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  • 動(dòng)態(tài)聚類k-means演算 將輸入在程式中的數(shù)據(jù)資料 給予適當(dāng)?shù)姆秩?/a>

    動(dòng)態(tài)聚類k-means演算 將輸入在程式中的數(shù)據(jù)資料 給予適當(dāng)?shù)姆秩?/p>

    標(biāo)簽: k-means 程式

    上傳時(shí)間: 2015-03-16

    上傳用戶:離殤

  • 動(dòng)態(tài)連結(jié)程式庫(kù) (DLL) 一直以來(lái)都是Windows的重要基礎(chǔ)

    動(dòng)態(tài)連結(jié)程式庫(kù) (DLL) 一直以來(lái)都是Windows的重要基礎(chǔ),Windows CE也不例外。DLL對(duì)作業(yè)系統(tǒng)十分重要,本節(jié)的內(nèi)容主要是分析loader.c中的程式碼,它負(fù)責(zé)載入EXE和DLL。這裏要討論的是關(guān)於DLL的部分

    標(biāo)簽: Windows DLL 程式

    上傳時(shí)間: 2015-07-01

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  • 在屏保下也可重啟電腦,在屏保下也可重啟電腦。

    在屏保下也可重啟電腦,在屏保下也可重啟電腦。

    標(biāo)簽: 屏保 電腦

    上傳時(shí)間: 2013-12-18

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  • 有關(guān)於gina.dll 動(dòng)態(tài)連接庫(kù) 用delphi 改寫(xiě)的

    有關(guān)於gina.dll 動(dòng)態(tài)連接庫(kù) 用delphi 改寫(xiě)的

    標(biāo)簽: delphi gina dll

    上傳時(shí)間: 2014-01-06

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  • 自己寫(xiě)的匯編程序 有時(shí)鐘功能,可重置時(shí)鐘,是我自己覺(jué)得寫(xiě)的不錯(cuò)的1個(gè)程序

    自己寫(xiě)的匯編程序 有時(shí)鐘功能,可重置時(shí)鐘,是我自己覺(jué)得寫(xiě)的不錯(cuò)的1個(gè)程序

    標(biāo)簽: 時(shí)鐘 匯編程序 程序

    上傳時(shí)間: 2015-08-12

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