學(xué)習(xí)7段數(shù)碼顯示譯碼器、十六進(jìn)制計(jì)數(shù)器以及頂層連接模塊的Verilog設(shè)計(jì)；
2、掌握組合邏輯，時(shí)序邏輯以及用例化語句實(shí)現(xiàn)頂層模塊的Verilog設(shè)計(jì)方法；
3、熟悉QuartusⅡ的整個(gè)設(shè)計(jì)流程，仿真方法，引腳鎖定，下載及測(cè)試方法。
標(biāo)簽：
Verilog
十六進(jìn)制
七段數(shù)碼
顯示器
上傳時(shí)間：
2019-05-30
上傳用戶：Lily_liu
