可以實(shí)現(xiàn)吧任意字符與十六進(jìn)制互相轉(zhuǎn)換，漢字也是可以的喲
標(biāo)簽： 字符 十六進(jìn)制 轉(zhuǎn)換
上傳時間： 2013-12-19
上傳用戶：liglechongchong
可輸入二進(jìn)制、八進(jìn)制、十進(jìn)制、十六進(jìn)制數(shù)；將已輸入的數(shù)轉(zhuǎn)換成其余進(jìn)制的數(shù)；具有輸入輸出界面。
標(biāo)簽： 輸入 二進(jìn)制 八進(jìn)制 十進(jìn)制
上傳時間： 2014-01-10
上傳用戶：朗朗乾坤
本軟件可以進(jìn)行字符轉(zhuǎn)ASCII及十六進(jìn)制轉(zhuǎn)換，是一款非常方便的小工具
標(biāo)簽： ASCII及十六進(jìn)制轉(zhuǎn)換工具
上傳時間： 2016-04-06
上傳用戶：well-andiwu
十六進(jìn)制轉(zhuǎn)十進(jìn)制程序，采用verilog語言編寫，cyclongiii上測試可用
標(biāo)簽： cycloneiii verilog 十六進(jìn)制 十進(jìn)制 程序 測試 語言 編寫
上傳時間： 2016-07-25
上傳用戶：londin_liang
C語言十六進(jìn)制轉(zhuǎn)字符串和字符串轉(zhuǎn)十六進(jìn)制函數(shù)
標(biāo)簽： 十六進(jìn)制 字符串 C語言
上傳時間： 2018-09-11
上傳用戶：mouren
學(xué)習(xí)7段數(shù)碼顯示譯碼器、十六進(jìn)制計數(shù)器以及頂層連接模塊的Verilog設(shè)計； 2、掌握組合邏輯，時序邏輯以及用例化語句實(shí)現(xiàn)頂層模塊的Verilog設(shè)計方法； 3、熟悉QuartusⅡ的整個設(shè)計流程，仿真方法，引腳鎖定，下載及測試方法。
標(biāo)簽： Verilog 十六進(jìn)制 七段數(shù)碼 顯示器
上傳時間： 2019-05-30
上傳用戶：Lily_liu
字節(jié)集與十六進(jìn)制高效互轉(zhuǎn)，支持反轉(zhuǎn)，易語言源碼
標(biāo)簽： 字節(jié) 十六進(jìn)制
上傳時間： 2021-11-04
上傳用戶：g3839
用C++實(shí)現(xiàn)的十六制易或運(yùn)算的加密算法，希望給大家有所幫助
標(biāo)簽： 運(yùn)算 加密算法
上傳時間： 2014-01-03
上傳用戶：270189020
在硬體上將十進(jìn)制轉(zhuǎn)二進(jìn)制，不需要使用加法器的運(yùn)算方式，大大減少運(yùn)算的時間。
標(biāo)簽：
上傳用戶：變形金剛
六十進(jìn)制計數(shù)器.電子萬年歷是計數(shù)器的應(yīng)用之一.年由月的十二進(jìn)制計數(shù)器進(jìn)位+1得到.月是日的三十進(jìn)制計數(shù)器進(jìn)位+1得到.日是小時的二十四進(jìn)制計數(shù)器進(jìn)位+1得到.小時是分的六十進(jìn)制計數(shù)器進(jìn)位+1得到.分是秒的六十進(jìn)制計數(shù)器進(jìn)位+1得到.本程序基于VHDL.其開發(fā)環(huán)境是MAXPLUS2
標(biāo)簽： 進(jìn)位 十進(jìn)制計數(shù)器 計數(shù)器 分
上傳時間： 2014-11-29
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