這個程序是用VC++6.0寫的。 正常來說，在DOS界面下，所輸入的字符都會被看得一清二楚，毫無隱思可言。 這個程序是可幫助用VC++編程卻不懂用MFC的朋友做出這樣的效果。
上傳時間： 2015-04-25
上傳用戶：stvnash
用VB編寫小型的網絡系統 Visual Basic 以 下 簡 稱(VB) 十 一 個 功 能 強 大 的 編 程 語 言。 特 別 是4.0 以 后， 支 持 了OLE Automation 技 術， 給 編 程 帶 來 了 更 大 的 方 便。 前 些 時， 我 試 著 編 寫 一 個 支 持 網 絡 的 數 據 庫。 但 是 由 于 沒 有 聯 網， 所 以 沒 法 測 試。 于 是， 我 想 到 了OLE Automation， 用 它 就 可 以 在 一 臺 機 器 上 測 試 網 絡 功 能。 經 過 改 動， 還 可 以 用 它 通 過Modem 來 進 行 聯 機。 下 面， 我 介 紹 一 下 如 何 用Visual Basic 編 寫 小 型 的 網 絡 系 統。
上傳時間： 2014-12-03
上傳用戶：wangdean1101
空間音樂查詢工具1.9 1122 本工具采集php抓取QQ空間音樂。 換播放器可直接去qq空間音樂播放器 系統要求 PHP+ZEND3.3以后 cache 目錄可寫 cfg_qq_file.txt 可寫 用二進制模式上傳本系統文件 確認服務器能ping qzone-music.qq.com 文件目錄說明 player 播放器目錄 cache 查詢緩存目錄，必須為可寫 style 風格目錄,所有風格存放此目錄,config.php中$cfg_style來確認要現實的風格目錄,默認為default config.php系統配置文件 index.php主程序 cfg_qq_file.txt為最近查詢的QQ號碼，文件必須可寫 top.js頭部JS foot.js底部JS 屏蔽底部copyright,修改樣式#copyright{display:none},支持本工具的請保留
上傳時間： 2014-11-26
上傳用戶：qilin
一個用MFC寫的選修課管理系統，很小巧，很實用，可供用MFC寫數據庫系統的同志參考，很有參考價值
上傳時間： 2013-12-23
上傳用戶：黑漆漆
用C++寫的BP神經網絡的類，具有很好的可復用性！
標簽： BP神經網絡
上傳時間： 2014-02-27
上傳用戶：Divine
用AVR單片機做的MzL02的驅動程序，可在0XOE和0XEE之間添加自己的代碼就可，用的軟件是IAR4.1
上傳時間： 2013-12-22
上傳用戶：古谷仁美
Matlab 是套應用於科學與工程領 域中數 值計算、分析與模擬的應用軟體，結合了 數 值分析、矩陣運算及繪圖等功能，功能強大、操作介面簡易 。在大學線性代數 及微積分課程中均可應用 Matlab 來 輔助學習。
上傳時間： 2013-12-23
上傳用戶：zuozuo1215
用軟件模擬SPI總線，已通過測試。大家只要改到一下管腳配置就可放心用。
上傳時間： 2017-08-03
上傳用戶：weixiao99
現場可編程門陣列(FPGA)的發展已經有二十多年，從最初的1200門發展到了目前數百萬門至上千萬門的單片FPGA芯片。現在，FPGA已廣泛地應用于通信、消費類電子和車用電子類等領域，但國內市場基本上是國外品牌的天下。 在高密度FPGA中，芯片上時鐘分布質量變的越來越重要，時鐘延遲和時鐘偏差已成為影響系統性能的重要因素。目前，為了消除FPGA芯片內的時鐘延遲，減小時鐘偏差，主要有利用延時鎖相環(DLL)和鎖相環(PLL)兩種方法，而其各自又分為數字設計和模擬設計。雖然用模擬的方法實現的DLL所占用的芯片面積更小，輸出時鐘的精度更高，但從功耗、鎖定時間、設計難易程度以及可復用性等多方面考慮，我們更愿意采用數字的方法來實現。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎，對全數字延時鎖相環(DLL)電路進行分析研究和設計，在此基礎上設計出具有自主知識產權的模塊電路。 本文作者在一年多的時間里，從對電路整體功能分析、邏輯電路設計、晶體管級電路設計和仿真以及最后對設計好的電路仿真分析、電路的優化等做了大量的工作，通過比較DLL與PLL、數字DLL與模擬DLL，深入的分析了全數字DLL模塊電路組成結構和工作原理，設計出了符合指標要求的全數字DLL模塊電路，為開發自我知識產權的FPGA奠定了堅實的基礎。 本文先簡要介紹FPGA及其時鐘管理技術的發展，然后深入分析對比了DLL和PLL兩種時鐘管理方法的優劣。接著詳細論述了DLL模塊及各部分電路的工作原理和電路的設計考慮，給出了全數字DLL整體架構設計。最后對DLL整體電路進行整體仿真分析，驗證電路功能，得出應用參數。在設計中，用Verilog-XL對部分電路進行數字仿真，Spectre對進行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設計采用TSMC0.18μmCMOS工藝庫建模，設計出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動時間為28ps，在輸入100MHz時鐘時的功耗為200MW，達到了國外同類產品的相應指標。最后完成了輸出電路設計，可以實現時鐘占空比調節，2倍頻，以及1.5、2、2.5、3、4、5、8、16時鐘分頻等時鐘頻率合成功能。
上傳時間： 2013-06-10
上傳用戶：yd19890720
本文研究了基于Nios Ⅱ的FPGA-CPU調試技術。論文研究了NiosⅡ嵌入式軟核處理器的特性；實現了以Nios Ⅱ嵌入式處理器為核心的FPGA-CPU調試系統的軟、硬件設計；對兩種不同類型的FPGA-CPU進行了實際調試，對實驗數據進行了分析。 在硬件方面，為了控制和檢測FPGA-CPU，設計并實現了FPGA-CPU的控制電路、FPGA-CPU的內部通用寄存器組掃描電路、存儲器電路等；完成了各種外圍設備接口的設計；實現了調試系統的整體設計。 在軟件方面，設計了調試監控軟件，完成了對FPGA-CPU運行的控制和信號狀態的監測。這些信號包括地址和數據總線以及各種寄存器的數據等；實現了多種模式下的FPGA-CPU調試支持單時鐘調試、單步調試和軟件斷點多種調試模式。此外，設計了專用的編譯軟件，實現了基于不同指令系統的偽匯編程序編譯，提高了調試效率。 本文作者在實現了FPGA-CPU調試系統基礎上，對兩種指令系統不同、結構迥異的FPGA-CPU進行實際調試。調試結果表明，這種基于IP核的可復用設計技術，能夠在一個FPGA芯片內實現調試系統和FPGA-CPU的無縫連接，能夠有效地調試FPGA-CPU。
上傳時間： 2013-08-04
上傳用戶：zhch602
