該程序用VHDL硬件描述語言編寫而成,已調(diào)試通過,程序運行后可實現(xiàn)三分頻,這樣就用軟件設(shè)計代替了硬件設(shè)計,方便,穩(wěn)定,不需要硬件調(diào)試!
標簽： VHDL 程序 硬件描述語言 三分頻
上傳時間： 2013-12-24
上傳用戶：huyiming139
分頻器
標簽： 分頻器
上傳時間： 2014-01-10
上傳用戶：彭玖華
Linux操作系統(tǒng)下C語言編程入門，基礎(chǔ)Linux下寫C程式
標簽： Linux 操作 系統(tǒng)
上傳時間： 2013-11-26
上傳用戶：啊颯颯大師的
《分頻器設(shè)計》絕對好用的EDA實驗程序！已經(jīng)通過測試。VHDL語言編寫
標簽： VHDL EDA 分頻器 實驗
上傳時間： 2013-11-29
上傳用戶：star_in_rain
基于FPGA的分頻器設(shè)計,已經(jīng)通過了仿真(VHDL語言編寫)
標簽： FPGA VHDL 分頻器 仿真
上傳時間： 2013-12-14
上傳用戶：haoxiyizhong
USB 編程必備.詳細說明USB原理及控制方法.
標簽： USB 控制方法
上傳時間： 2014-01-21
上傳用戶：rocwangdp
vhdl語言描述分頻器，實現(xiàn)2、4、8、16……分頻，經(jīng)過實踐
標簽： vhdl 語言 分頻器
上傳時間： 2013-12-30
上傳用戶：hongmo
verilog分頻器～時鐘為50hmz，波特率采用9600bps～
標簽： verilog hmz 50 分頻器
上傳時間： 2013-12-27
上傳用戶：lwwhust
lucene.net 2.0的中文分詞器，采用最大向前匹配算法，附上源代碼和lucene.net.dll，希望這方面有興趣的互相交流一下。
標簽： lucene 2.0 net 分
上傳時間： 2013-12-25
上傳用戶：zhangzhenyu
DPLL由 鑒相器 模K加減計數(shù)器 脈沖加減電路 同步建立偵察電路 模N分頻器 構(gòu)成. 整個系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計數(shù)器的K值決定DPLL的精度和同步建立時間,K越大,則同步建立時間長,同步精度高.反之則短,低.
標簽： signal_out signal_in DPLL 模
上傳時間： 2013-12-26
上傳用戶：希醬大魔王
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