以半連續(xù)隱含馬爾可夫模型HMM 為例,分析了影響Viterbi算法效率的主要原因,討論了提高該算法效率的3種實用策略,即碼本剪枝、Beam剪枝及降低精度,在保證一定識別率的前提下,使得搜索處理更加有效,提高了搜索的速度
標(biāo)簽： Viterbi Beam HMM 算法
上傳時間： 2013-12-26
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精選一個 uC/OS-II Porting 於一般業(yè)界使用之 MSP430F1132 開發(fā)板上任務(wù)調(diào)度的例程,於 app.c 內(nèi)建構(gòu)了一個可於此開發(fā)板上 Port 1.0 驅(qū)動 LED 閃爍任務(wù)工程,全例程於 IAR MSP430 V3.42A 下編譯,同時亦將此工程設(shè)好斷點可方便於 Simulator 內(nèi)直接觀測 uC/OS 任務(wù)調(diào)度狀態(tài).
標(biāo)簽： Porting OS-II F1132 1132
上傳時間： 2015-12-14
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摘要 總線上的節(jié)點是網(wǎng)絡(luò)上的信息接收和發(fā)送站 智能節(jié)點能通過編程設(shè)置工作方式 地址 波 CAN ID 它主要由單片機和可編程的 通信控制器組成 本文介紹這類節(jié)點的硬件設(shè)計和軟件設(shè)計 其中 特率等參數(shù) CAN 軟件設(shè)計包括 的初始化 發(fā)送和接收等應(yīng)用中的最基本 SJA
標(biāo)簽： CAN 節(jié)點 ID 總線
上傳時間： 2013-12-24
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可計算itemset<=5以下的高頻項目集
標(biāo)簽： itemset lt
上傳時間： 2016-04-02
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VHDL語言實驗數(shù)字鍾功能,可手動調(diào)時,設(shè)定閙鍾等
標(biāo)簽： VHDL
上傳時間： 2014-12-20
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MS P430 C 和匯編的嵌套采用C 語言進行程序設(shè)計,可大大提高軟件開發(fā)效 率,增強代碼的可靠性、可讀性和可移植性,使設(shè)計者可以 將更多注意力集中在所需實現(xiàn)的功能上。16 位精簡指令 集的MSP430 系列單片機,具有很強的處理能力,并具有 十進制加法指令和多條模擬指令。采用匯編語言能最大 限度發(fā)揮MSP430 的指令特性,提高執(zhí)行效率,并且某些 時序要求嚴(yán)格的程序必須使用匯編語言設(shè)計。實現(xiàn)兩種 語言的嵌套能使開發(fā)者兼顧二者的優(yōu)勢。IAR 公司為 MSP430 系列單片機提供的C430 編譯器允許匯編語言模 塊與C 語言模塊進行無縫嵌套。
標(biāo)簽： P430 MS 匯編 嵌套
上傳時間： 2013-12-17
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提出了一個采用(2,1,7)卷積碼+QPSK的中頻調(diào)制解調(diào)方案,并在Xilinx公司的100萬 門FPGA芯片上實現(xiàn)了該系統(tǒng)。該系統(tǒng)在信噪比SNR為6dB左右時可實現(xiàn)速率超過1Mbit/s、誤碼率 小于10-5的數(shù)據(jù)傳輸。
標(biāo)簽： Xilinx QPSK FPGA Mbit
上傳時間： 2014-01-05
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L2_1.m: 二維迴旋積(程式) L2_2.m: 矩陣的直積(程式) L2_3.m: 馬可夫鏈的轉(zhuǎn)移機率(程式)
標(biāo)簽： 程式
上傳時間： 2013-12-14
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TI DSP 54x系列實現(xiàn)音頻信號的u率壓縮運算。在達盛科技的實驗臺上測試通過。有程序詳細的注釋。可作參考。。
標(biāo)簽： DSP 54x TI 音頻信號
上傳時間： 2014-01-15
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現(xiàn)場可編程門陣列(FPGA，F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種，它的出現(xiàn)是隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔(dān)。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設(shè)計周期盡可能短，最好是在實驗室里就能設(shè)計出合適的ASIC芯片，并且立即投入實際應(yīng)用之中。現(xiàn)在，F(xiàn)PGA已廣泛地運用于通信領(lǐng)域、消費類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號引入FPGA內(nèi)部進行邏輯功能的實現(xiàn)并把結(jié)果輸出給外部電路，并且根據(jù)需要可以進行配置來支持多種不同的接口標(biāo)準(zhǔn)。FPGA允許使用者通過不同編程來配置實現(xiàn)各種邏輯功能，在IO端口中它可以通過選擇配置方式來兼容不同信號標(biāo)準(zhǔn)的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標(biāo)準(zhǔn)的選擇、輸出驅(qū)動能力的編程控制、擺率選擇、輸入延遲和維持時間控制等。 本文是關(guān)于FPGA中多標(biāo)準(zhǔn)兼容可編程輸入輸出電路(Input/Output Block)的設(shè)計和實現(xiàn)，該課題是成都華微電子系統(tǒng)有限公司FPGA大項目中的一子項，目的為在更新的工藝水平上設(shè)計出能夠兼容單端標(biāo)準(zhǔn)的I/O電路模塊；同時針對以前設(shè)計的I/O模塊不支持雙端標(biāo)準(zhǔn)的缺點，要求新的電路模塊中擴展出雙端標(biāo)準(zhǔn)的部分。文中以低壓雙端差分標(biāo)準(zhǔn)(LVDS)為代表構(gòu)建雙端標(biāo)準(zhǔn)收發(fā)轉(zhuǎn)換電路，與單端標(biāo)準(zhǔn)比較，LVDS具有很多優(yōu)點： (1)LVDS傳輸?shù)男盘枖[幅小，從而功耗低，一般差分線上電流不超過4mA，負載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號擺幅小，從而使得該結(jié)構(gòu)可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號電壓可以從0V到2.4V變化，單端信號擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化，也就是說LVDS允許收發(fā)兩端地電勢有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開發(fā)軟件ISE，設(shè)計完成了可以用于Virtex系列各低端型號FPGA的IOB結(jié)構(gòu)，它有靈活的可配置性和出色的適應(yīng)能力，能支持大量的I/O標(biāo)準(zhǔn)，其中包括單端標(biāo)準(zhǔn)，也包括雙端標(biāo)準(zhǔn)如LVDS等。它具有適應(yīng)性的優(yōu)點、可選的特性和考慮到被文件描述的硬件結(jié)構(gòu)特征，這些特點可以改進和簡化系統(tǒng)級的設(shè)計，為最終的產(chǎn)品設(shè)計和生產(chǎn)打下基礎(chǔ)。設(shè)計中對包括20種IO標(biāo)準(zhǔn)在內(nèi)的各電器參數(shù)按照用戶手冊描述進行仿真驗證，性能參數(shù)已達到預(yù)期標(biāo)準(zhǔn)。
標(biāo)簽： FPGA 標(biāo)準(zhǔn) 可編程
上傳時間： 2013-05-15
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