可編程邏輯器件入門指導
標簽： 可編程邏輯器件
上傳時間： 2013-10-23
上傳用戶：yuzsu
PLC系統由電源、CPU和多個模擬及數字I/O模塊組成，可控制、執行和監控復雜的機器變量；PLC設計用于多輸入和輸出配置，具有擴展的溫度范圍、卓越的電噪聲抑制性能、抗震性和抗沖擊能力。
標簽： 可編輯邏輯 控制器 方案
上傳時間： 2013-11-14
上傳用戶：ZJX5201314
可編程控制器講義
標簽： 可編程控制器 講義 電磁閥
上傳時間： 2013-11-03
上傳用戶：liu123
顛覆未來：基于FPGA的可重構計算機，暢想了可重構計算機的未來
標簽： FPGA 可重構計算機
上傳時間： 2013-11-22
上傳用戶：Vici
Altera可重配置PLL使用手冊0414-3。
標簽： Altera 0414 PLL 可重配置
上傳時間： 2013-11-08
上傳用戶：秦莞爾w
本文是基于Arria V和Cyclone V精度可調DSP模塊的高性能DSP應用與實現（英文資料）
標簽： DSP Cyclone Arria 精度可調
上傳時間： 2014-12-28
上傳用戶：CHINA526
關于Verilog中的可綜合語句和不可綜合語句的匯總介紹
標簽： verilog
上傳時間： 2013-12-09
上傳用戶：青春給了作業95
針對調制樣式在不同環境下的變化，采用了FPGA部分動態可重構的新方法，通過對不同調制樣式信號的解調模塊的動態加載，來實現了不同環境下針對不同調制樣式的解調。這種方式比傳統的設計方式具有更高的靈活性、可擴展性，并減低了成本和功耗。該設計方案同時也介紹了FPGA部分動態可重構的概念和特點，可以對其它通信信號處理系統設計提供一定的參考。
標簽： FPGA 部分動態可重構 信號解調系統
上傳時間： 2013-11-11
上傳用戶：GeekyGeek
基于FPGA硬件實現固定倍率的圖像縮放，將2維卷積運算分解成2次1維卷積運算，對輸入原始圖像像素先進行行方向的卷積，再進行列方向的卷積，從而得到輸出圖像像素。把圖像縮放過程設計為一個單元體的循環過程，在單元體內部，事先計算出卷積系數。
標簽： FPGA 倍率 圖像
上傳時間： 2013-12-03
上傳用戶：fudong911
針對重構文件的大小、動態容錯時隙的長短、實現的復雜性、模塊間通信方式、冗余資源的比例與布局等關鍵問題進行了分析。并對一些突出問題,提出了基于算法和資源多級分塊的解決方法,闡述了新方法的性能,及其具有的高靈活性高、粒度等參數可選擇、重構布線可靠性高、系統工作頻率有保障的優點。
標簽： FPGA 動態可重構 容錯 技術研究
上傳用戶：Yue Zhong
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