可編程控制器講義
上傳時(shí)間： 2013-11-03
上傳用戶(hù)：liu123
顛覆未來(lái)：基于FPGA的可重構(gòu)計(jì)算機(jī)，暢想了可重構(gòu)計(jì)算機(jī)的未來(lái)
標(biāo)簽： FPGA 可重構(gòu)計(jì)算機(jī)
上傳時(shí)間： 2013-11-22
上傳用戶(hù)：Vici
Altera可重配置PLL使用手冊(cè)0414-3。
標(biāo)簽： Altera 0414 PLL 可重配置
上傳時(shí)間： 2013-11-08
上傳用戶(hù)：秦莞爾w
本文是基于Arria V和Cyclone V精度可調(diào)DSP模塊的高性能DSP應(yīng)用與實(shí)現(xiàn)（英文資料）
標(biāo)簽： DSP Cyclone Arria 精度可調(diào)
上傳時(shí)間： 2014-12-28
上傳用戶(hù)：CHINA526
關(guān)于Verilog中的可綜合語(yǔ)句和不可綜合語(yǔ)句的匯總介紹
標(biāo)簽： verilog
上傳時(shí)間： 2013-12-09
上傳用戶(hù)：青春給了作業(yè)95
針對(duì)調(diào)制樣式在不同環(huán)境下的變化，采用了FPGA部分動(dòng)態(tài)可重構(gòu)的新方法，通過(guò)對(duì)不同調(diào)制樣式信號(hào)的解調(diào)模塊的動(dòng)態(tài)加載，來(lái)實(shí)現(xiàn)了不同環(huán)境下針對(duì)不同調(diào)制樣式的解調(diào)。這種方式比傳統(tǒng)的設(shè)計(jì)方式具有更高的靈活性、可擴(kuò)展性，并減低了成本和功耗。該設(shè)計(jì)方案同時(shí)也介紹了FPGA部分動(dòng)態(tài)可重構(gòu)的概念和特點(diǎn)，可以對(duì)其它通信信號(hào)處理系統(tǒng)設(shè)計(jì)提供一定的參考。
標(biāo)簽： FPGA 部分動(dòng)態(tài)可重構(gòu) 信號(hào)解調(diào)系統(tǒng)
上傳時(shí)間： 2013-11-11
上傳用戶(hù)：GeekyGeek
針對(duì)重構(gòu)文件的大小、動(dòng)態(tài)容錯(cuò)時(shí)隙的長(zhǎng)短、實(shí)現(xiàn)的復(fù)雜性、模塊間通信方式、冗余資源的比例與布局等關(guān)鍵問(wèn)題進(jìn)行了分析。并對(duì)一些突出問(wèn)題,提出了基于算法和資源多級(jí)分塊的解決方法,闡述了新方法的性能,及其具有的高靈活性高、粒度等參數(shù)可選擇、重構(gòu)布線(xiàn)可靠性高、系統(tǒng)工作頻率有保障的優(yōu)點(diǎn)。
標(biāo)簽： FPGA 動(dòng)態(tài)可重構(gòu) 容錯(cuò) 技術(shù)研究
上傳時(shí)間： 2014-12-28
上傳用戶(hù)：Yue Zhong
WP369可擴(kuò)展式處理平臺(tái)-各種嵌入式系統(tǒng)的理想解決方案 ：Delivering unrivaled levels of system performance,flexibility, scalability, and integration to developers,Xilinx's architecture for a new Extensible Processing Platform is optimized for system power, cost, and size. Based on ARM's dual-core Cortex™-A9 MPCore processors and Xilinx’s 28 nm programmable logic,the Extensible Processing Platform takes a processor-centric approach by defining a comprehensive processor system implemented with standard design methods. This approach provides Software Developers a familiar programming environment within an optimized, full featured,powerful, yet low-cost, low-power processing platform.
標(biāo)簽： 369 WP 擴(kuò)展式 處理平臺(tái)
上傳時(shí)間： 2013-10-22
上傳用戶(hù)：685
賽靈思的新型可擴(kuò)展式處理平臺(tái)架構(gòu)可為開(kāi)發(fā)人員提供無(wú)與倫比的系統(tǒng)性能、靈活性、可擴(kuò)展性和集成度，并為降低系統(tǒng)功耗、成本和縮小尺寸進(jìn)行了精心優(yōu)化。 可擴(kuò)展式處理平臺(tái)基于 ARM 的雙核 Cortex™-A9MPCore 處理器以及賽靈思的 28nm 可編程邏輯之上，采用以處理器為核心的設(shè)計(jì)方案，并能定義通過(guò)標(biāo)準(zhǔn)設(shè)計(jì)方法實(shí)施的綜合處理器系統(tǒng)。這種方案可為軟件開(kāi)發(fā)人員在功能齊備且強(qiáng)大的優(yōu)化型低成本低功耗處理平臺(tái)上提供熟悉的編程環(huán)境。
標(biāo)簽： 369 WP 擴(kuò)展式 處理平臺(tái)
上傳時(shí)間： 2013-11-20
上傳用戶(hù)：杏簾在望
FPGA 設(shè)計(jì)不再像過(guò)去一樣只是作為“膠連邏輯 (Gluelogic)”了，由于其復(fù)雜度逐年增加，通常還會(huì)集成極富挑戰(zhàn)性的 IP 核，如 PCI Express® 核等。新型設(shè)計(jì)中的復(fù)雜模塊即便不作任何改變也會(huì)在滿(mǎn)足 QoR(qualityof-result) 要求方面遇到一些困難。保留這些模塊的時(shí)序非常耗時(shí)，既讓人感到頭疼，往往還徒勞無(wú)功。設(shè)計(jì)保存流程可以幫助客戶(hù)解決這一難題，既可以讓他們滿(mǎn)足設(shè)計(jì)中關(guān)鍵模塊的時(shí)序要求，又能在今后重用實(shí)現(xiàn)的結(jié)果，從而顯著減少時(shí)序收斂過(guò)程中的運(yùn)行次數(shù)。
上傳時(shí)間： 2013-11-04
上傳用戶(hù)：hui626493
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