FPGA同步設(shè)計(jì)技術(shù),對(duì)在FPGA設(shè)計(jì)中出現(xiàn)的同步問題,毛刺的處理等問題,給出了相應(yīng)的對(duì)策
標(biāo)簽： FPGA 同步設(shè)計(jì)
上傳時(shí)間： 2013-09-03
上傳用戶：lijianyu172
并口epp模式下與fpga通信例子，附源碼
標(biāo)簽： fpga epp 并口 模式
上傳用戶：caiqinlin
基于FPGA的串行通信UART控制器，采用VHDL語言編寫，包含多個(gè)子模塊。\r\n在ISE或FPGA的其它開發(fā)環(huán)境下新建一個(gè)工程，然后將文檔中的各個(gè)模塊程序添加進(jìn)去，即可運(yùn)行仿真。源程序已經(jīng)過本人的仿真驗(yàn)證。
標(biāo)簽： FPGA UART 串行通信 控制器
上傳用戶：xieguodong1234
結(jié)合XILINXCPLD所做的模擬RS232通信verilog源程序
標(biāo)簽： XILINXCPLD verilog 232 RS
上傳用戶：gps6888
同步復(fù)位和異步復(fù)位,FPGA設(shè)計(jì)
標(biāo)簽： FPGA 同步復(fù)位 異步復(fù)位
上傳時(shí)間： 2013-09-05
上傳用戶：swaylong
用VHDL語言在CPLD上實(shí)現(xiàn)串行通信
標(biāo)簽： VHDL CPLD 語言 串行通信
上傳時(shí)間： 2013-09-06
上傳用戶：q3290766
程序主要用硬件描述語言（VHDL）實(shí)現(xiàn)：\r\n單片機(jī)與FPGA接口通信的問題
標(biāo)簽： VHDL FPGA 單片機(jī) 接口通信
上傳用戶：ddddddos
1、 利用FLEX10的片內(nèi)RAM資源，根據(jù)DDS原理，設(shè)計(jì)產(chǎn)生正弦信號(hào)的各功能模塊和頂層原理圖； 2、 利用實(shí)驗(yàn)板上的TLC7259轉(zhuǎn)換器，將1中得到的正弦信號(hào)，通過D/A轉(zhuǎn)換，通過ME5534濾波后在示波器上觀察； 3、 輸出波形要求： 在輸入時(shí)鐘頻率為16KHz時(shí)，輸出正弦波分辨率達(dá)到1Hz； 在輸入時(shí)鐘頻率為4MHz時(shí)，輸出正弦波分辨率達(dá)到256Hz； 4、 通過RS232C通信，實(shí)現(xiàn)FPGA和PC機(jī)之間串行通信，從而實(shí)現(xiàn)用PC機(jī)改變頻率控制字，實(shí)現(xiàn)對(duì)輸出正弦波頻率的控制。
標(biāo)簽： FPGA PC機(jī) 串行通信 輸出
上傳用戶：zhuimenghuadie
多個(gè)DDS器件同步后，就可以在多個(gè)頻率載波實(shí)現(xiàn)相位和幅度的精確數(shù)字調(diào)諧控制。這種控制在雷達(dá)應(yīng)用和用于邊帶抑制的正交(I/Q)上變頻中很有用。
標(biāo)簽： GSPS 9910 AD 數(shù)字頻率合成器
上傳時(shí)間： 2013-11-13
上傳用戶：lingzhichao
給出了具有置0、置1功能及不確定輸出狀態(tài)的同步RS觸發(fā)器的Multisim仿真方法，即用字組產(chǎn)生器產(chǎn)生所需的各類輸入信號(hào)，用四蹤示波器同步顯示輸入信號(hào)及狀態(tài)輸出信號(hào)的波形，可直觀描述觸發(fā)器的置0、置1過程及不確定狀態(tài)的產(chǎn)生過程。分析了同步RS觸發(fā)器不確定輸出狀態(tài)的Multisim仿真方案。所述方法的創(chuàng)新點(diǎn)是解決了同步RS觸發(fā)器的工作波形無法用電子實(shí)驗(yàn)儀器進(jìn)行分析驗(yàn)證的問題。
標(biāo)簽： Multisim 同步RS觸發(fā)器 仿真
上傳時(shí)間： 2013-10-12
上傳用戶：米卡
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