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吞吐量

新型并行Turbo編譯碼器的FPGA實現(xiàn)

可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統(tǒng)具有很好的糾錯能力，如使用差錯控制編碼。自仙農(nóng)定理提出以來，先后有許多糾錯編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯性能成為通信界的一個里程碑。然而，Turbo碼迭代譯碼復(fù)雜度大，導(dǎo)致其譯碼延時大，故而在工程中的應(yīng)用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法，很好地解決了并行訪問存儲器沖突的問題。本論文在現(xiàn)場可編程門陣列(FPGA)平臺上實現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實現(xiàn)的并行Turbo編譯碼器在時鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數(shù)和最大迭代次數(shù)均為4時，可支持8.2Mbps的編譯碼數(shù)掘吞吐量，而譯碼時延小于124us。本文還使用EP2C35FPGA芯片設(shè)計了系統(tǒng)開發(fā)板。該開發(fā)板可提供高速以太網(wǎng)MAC／PHY和PCI接口，很好地滿足了通信系統(tǒng)需求。系統(tǒng)測試結(jié)果表明，本文所實現(xiàn)的并行Turbo編譯碼器及其開發(fā)板運(yùn)行正確、有效且可靠。本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實現(xiàn)相關(guān)技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設(shè)計與實現(xiàn)，分別介紹了編碼器和譯碼器的RTL設(shè)計，還提出了一種基于多端口存儲器的并行子交織器和解交織器設(shè)計。第三章討論了使用NIOS處理器的SOC架構(gòu)，使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC／0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開發(fā)板設(shè)計與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。

標(biāo)簽： Turbo FPGA 并行編譯碼器

上傳時間： 2013-04-24

上傳用戶：ziyu_job1234
紋理映射算法研究與FPGA實現(xiàn)

紋理映射在計算機(jī)圖形計算中屬于光柵化階段，處理的是像素，主要的特點(diǎn)是數(shù)據(jù)的吞吐量大，對實時系統(tǒng)來說轉(zhuǎn)換的速度是一個關(guān)鍵的因素，人們尋求各種加速算法來提高運(yùn)算速度。傳統(tǒng)的方法是用更快的處理器，并行算法或?qū)Ｓ糜布ｋS著數(shù)字技術(shù)的發(fā)展，尤其是可編程邏輯門陣列(FPGAs)的發(fā)展，提供了一種新的加速方法。FPGAs在密度和性能上都有突破性的發(fā)展，當(dāng)前的FPGA芯片已經(jīng)能夠運(yùn)算各種圖形算法，而在速度上與專用的圖形卡硬件相同。因此，F(xiàn)PGA芯片非常適合這項工作。本文主要工作包括以下幾個方面： 1、本文提出了一種MIPmapping紋理映射優(yōu)化方法，改進(jìn)了MIPmapping映射細(xì)化層次算法及紋理圖像的存儲方式，減少紋理尋址的計算量，提高紋理存儲的相關(guān)性。詳細(xì)內(nèi)容請閱讀第三章。 2、提出了一種MIPmapping紋理映射優(yōu)化方法的硬件實現(xiàn)方案，該方案針對移動設(shè)備對功耗和面積的要求，以及分辨率不高的特點(diǎn)，在參數(shù)空間到紋理地址的計算中用定點(diǎn)數(shù)來實現(xiàn)。詳細(xì)內(nèi)容請閱讀第四章。 3、實現(xiàn)了紋理映射流水線單元紋理地址產(chǎn)生電路，及紋理濾波電路的FPGA設(shè)計，并給出設(shè)計的綜合和仿真結(jié)果。詳細(xì)內(nèi)容請閱讀第五章4、實現(xiàn)了符合IEEE 754單精度標(biāo)準(zhǔn)的乘法、乘累加及除法運(yùn)算器電路。乘法器采用改進(jìn)型Booth編碼電路以減少部分積數(shù)量，用Wallace對部分積進(jìn)行壓縮；乘累加器采用multiply-add fused算法，對關(guān)鍵路徑進(jìn)行了優(yōu)化；除法器為基于改進(jìn)型泰勒級數(shù)展開的查找表結(jié)構(gòu)實現(xiàn)，查找表尺寸只有208字節(jié)，電路為固定時延，在電路尺寸、延時及復(fù)雜度方面進(jìn)行了較好的平衡。

標(biāo)簽： FPGA 映射算法研究

上傳時間： 2013-04-24

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實驗開發(fā)評估板設(shè)計與實現(xiàn)

信號與信息處理是信息科學(xué)中近幾年來發(fā)展最為迅速的學(xué)科之一,隨著片上系統(tǒng)(SOC,System On Chip)時代的到來,FPGA正處于革命性數(shù)字信號處理的前沿。基于FPGA的設(shè)計可以在系統(tǒng)可再編程及在系統(tǒng)調(diào)試,具有吞吐量高,能夠更好地防止授權(quán)復(fù)制、元器件和開發(fā)成本進(jìn)一步降低、開發(fā)時間也大大縮短等優(yōu)點(diǎn)。然而,FPGA器件是基于SRAM結(jié)構(gòu)的編程工藝,掉電后編程信息立即丟失,每次加電時,配置數(shù)據(jù)都必須重新下載,并且器件支持多種配置方式,所以研究FPGA器件的配置方案在FPGA系統(tǒng)設(shè)計中具有極其重要的價值,這也給用于可編程邏輯器件編程的配置接口電路和實驗開發(fā)設(shè)備提出了更高的要求。本論文基于IEEE1149.1標(biāo)準(zhǔn)和USB2.0技術(shù),完成了FPGA配置接口電路及實驗開發(fā)板的設(shè)計與實現(xiàn)。作者在充分理解IEEE1149.1標(biāo)準(zhǔn)和USB技術(shù)原理的基礎(chǔ)上,針對Altcra公司專用的USB數(shù)據(jù)配置電纜USB-Blaster,對其內(nèi)部工作原理及工作時序進(jìn)行測試與詳細(xì)分析,完成了基于USB配置接口的FPGA芯片開發(fā)實驗電路的完整軟硬件設(shè)計及功能時序仿真。作者最后進(jìn)行了軟硬件調(diào)試,完成測試與驗證,實現(xiàn)了對Altera系列PLD的配置功能及實驗開發(fā)板的功能。本文討論的USB下載接口電路被驗證能在Altera的QuartusII開發(fā)環(huán)境下直接使用,無須在主機(jī)端另行設(shè)計通信軟件,其兼容性較現(xiàn)有設(shè)計有所提高。由于PLD(Programmable Logic Device)廠商對其知識產(chǎn)權(quán)嚴(yán)格保密,使得基于USB接口的配置電路應(yīng)用受到很大限制,同時也加大了自行對其進(jìn)行開發(fā)設(shè)計的難度。與傳統(tǒng)的基于PC并口的下載接口電路相比,本設(shè)計的基于USB下載接口電路及FPGA實驗開發(fā)板具有更高的編程下載速率、支持熱插拔、體積小、便于攜帶、降低對PC硬件傷害,且具備其它下載接口電路不具備的SignalTapII嵌入式邏輯分析儀和調(diào)試NiosII嵌入式軟核處理器等明顯優(yōu)勢。從成本來看,本設(shè)計的USB配置接口電路及FPGA實驗開發(fā)板與其同類產(chǎn)品相比有較強(qiáng)的競爭力。

標(biāo)簽： 實驗評估板

上傳時間： 2013-06-07

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卷積Turbo碼編譯碼器FPGA實現(xiàn)

卷積Turbo碼因其優(yōu)異的糾錯性能越來越受人門的關(guān)注，而編碼器和譯碼器是編碼理論實際應(yīng)用的重點(diǎn)和難點(diǎn)。論文根據(jù)IEEE802.16e標(biāo)準(zhǔn)，以低時延、高吞吐量、支持高時鐘頻率、參數(shù)可配置為目標(biāo)，對卷積Turbo碼編碼器和譯碼器的FPG...

標(biāo)簽： Turbo FPGA 卷積編譯碼器

上傳時間： 2013-05-19

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USB TO Gigabit LAN網(wǎng)卡的設(shè)計與制作

畢業(yè)設(shè)計 USB TO Gigabit LAN 網(wǎng)卡隨著網(wǎng)絡(luò)技術(shù)飛速發(fā)展，多媒體的應(yīng)用越來越多，人們對網(wǎng)絡(luò)的要求也越來越高，為了適應(yīng)市場的需求，網(wǎng)卡出現(xiàn)了。它以其結(jié)構(gòu)簡單、成本低廉、兼容性強(qiáng)等諸多的優(yōu)越性得到了廣泛的應(yīng)用。由于網(wǎng)絡(luò)的應(yīng)用越來越廣泛，網(wǎng)卡的應(yīng)用也越來越多、功能越來越強(qiáng)大。開始時由于技術(shù)方面的限制，網(wǎng)卡只有10Mbps的吞吐量，由于網(wǎng)絡(luò)技術(shù)的發(fā)展，100Mbps吞吐量的網(wǎng)卡開始在市場上得到廣泛的應(yīng)用。而現(xiàn)在1000Mbps吞吐量的網(wǎng)卡的出現(xiàn)又給網(wǎng)絡(luò)的傳輸帶來了新的活力。論文中主要闡述了基于以太網(wǎng)的USB TO Gigabit LAN網(wǎng)卡的設(shè)計與制作。論文首先對以太網(wǎng)進(jìn)行了介紹，緊接著講了網(wǎng)卡的基本知識。隨后又對USB TO Gigabit LAN網(wǎng)卡的電路設(shè)計和制作進(jìn)行了詳細(xì)的描述。論文還包括了USB TO Gigabit LAN網(wǎng)卡的調(diào)試等內(nèi)容。

標(biāo)簽： Gigabit USB LAN TO

上傳時間： 2014-12-02

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基于單片機(jī)系統(tǒng)的(24,16)循環(huán)碼編碼、譯碼方案

　　在理論分析循環(huán)碼編碼和譯碼基本原理的基礎(chǔ)上，提出了基于單片機(jī)系統(tǒng)的(24，16)循環(huán)碼軟件實現(xiàn)編碼、譯碼的方案。仿真結(jié)果表明(24，16)循環(huán)碼能有效地克服來自通訊信道的干擾，保證數(shù)據(jù)通信的可靠及系統(tǒng)的穩(wěn)定，使誤碼率大幅度降低。本論文對(24，16)循環(huán)碼的研究結(jié)果表明，可以有效地降低錯誤概率和提高系統(tǒng)的吞吐量，實現(xiàn)糾錯僅需要在接收端增加有限的存儲空間和計算復(fù)雜度，具有一定的實用價值。　　Abstract: 　　Based on analyzing the theory of encoding and decoding of cyclic code， this paper showed the schemes of encoding and decoding of(24，16)cyclic code by the software and based on microcontroller. Simulation results show that using (24，16) cyclic codes can effectively overcome the interference from communication channel， ensure the reliability and stability of data communication systems， and reduce the bit error rate greatly. The results of this paper show that by using the (24，16) cyclic code， the error rate can be reduced and the system throughput can be improved. Meanwhile， the system only needs to enlarge limited storage space and computation the complexity at the receiving end to realize error correction. Thus the (24，16) cyclic code has a practical value.

標(biāo)簽： 24 16 單片機(jī)系統(tǒng) 循環(huán)碼

上傳時間： 2013-11-09

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ARM處理器的可定制MCU處理DSP算法

DSP的使用正呈爆炸式發(fā)展。OFDM、GPS相關(guān)器、FFT、FIR濾波器或H.264之類計算密集型算法在從移動電話到汽車的各種應(yīng)用中都很常見。設(shè)計人員實現(xiàn)DSP有三種選擇：他們可以使用DSP處理器、FPGA或掩膜ASIC。ASIC具有最高的吞吐量、最低的功耗和最低的成本，但其極大的NRE和較長研制周期使其對許多設(shè)計而言并不適用。定制ASIC的研制周期可達(dá)一年之久，比最終產(chǎn)品的使用壽命都長。FPGA已占居較大的市場份額，因為其能提供比DSP處理器更好的吞吐量，而且沒有ASIC的極大NRE和較長研制周期。因此，常常將基于ARM的MCU和FPGA結(jié)合使用來實現(xiàn)這些設(shè)計，其中FPGA實現(xiàn)設(shè)計的DSP部分。然而，F(xiàn)PGA也有其自身的不足--最突出的是功耗很高(靜態(tài)功耗接近2W)，且性能比ASIC慢。FPGA時鐘用于邏輯執(zhí)行時通常限制為50MHz，而ASIC可以400MHz或更高頻率執(zhí)行邏輯。其他缺點(diǎn)還包括在IP載入基于SRAM的FPGA時安全性還不夠理想，成本也較高。盡管FPGA成本已迅速降低，但價格通常在10,000片左右就不再下降，因此仍比較昂貴。新型可定制Atmel處理器（CAP）MCU具有的門密度、單元成本、性能和功耗接近基于單元的ASIC，而NRE較低且開發(fā)時間較快。與基于ARM的非可定制標(biāo)準(zhǔn)產(chǎn)品MCU一樣，不需要單獨(dú)的ARM許可。可定制MCU利用新型金屬可編程單元結(jié)構(gòu)（MPCF）ASIC技術(shù)，其門密度介于170K門/mm2與210K門/mm2之間，與基于單元的ASIC相當(dāng)。例如，實現(xiàn)D觸發(fā)器（DFF）的MPCF單元與標(biāo)準(zhǔn)的單元DFF都使用130nm的工藝，所用面積差不多相同。

標(biāo)簽： ARM MCU DSP 處理器

上傳時間： 2013-10-29

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Broadcom推出全球第一個802.11n單芯片解決方案

北京，2007年9月27日——全球有線和無線通信半導(dǎo)體市場的領(lǐng)導(dǎo)者Broadcom（博通）公司（Nasdaq：BRCM）今天宣布，推出全球第一個全功能802.11n單芯片解決方案BCM4322。BCM4322是Broadcom Intensi-fiTM產(chǎn)品系列的最新成員，它不僅是市場上最小和最經(jīng)濟(jì)的802.11n解決方案，而且第一個讓W(xué)i-Fi產(chǎn)品的實際無線吞吐量超過了200Mbps。這款最新的Intensi-fi芯片兼有前所未有的無線性能和很多新功能，擴(kuò)大了無線覆蓋范圍，使無線網(wǎng)絡(luò)能夠兌現(xiàn)802.11n的承諾，即同時支持幾路多媒體應(yīng)用，包括高清視頻流。

標(biāo)簽： Broadcom 802.11 單芯片方案

上傳時間： 2014-01-14

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Philips單片機(jī)P89V51RD2簡介

P89V51RD2 是一款帶有64KB 程序Flash 和1024B 數(shù)據(jù)RAM 的80C51 微控制器。P89V51RD2 有一個關(guān)鍵的特性就是其具有X2 模式。在實際應(yīng)用中，設(shè)計工程師可以讓芯片工作于傳統(tǒng)80C51 的12 時鐘模式（12 個時鐘周期合1 個機(jī)器周期），或者選擇X2模式（6 個時鐘周期合1 個機(jī)器周期），在相同時鐘頻率下獲得雙倍的吞吐量。另一種從這種特性獲益的方法是降低一半的時鐘頻率仍然可以保持相同的性能，這可以顯著地降低EMI電磁干擾

標(biāo)簽： Philips P89 89V V51

上傳時間： 2014-12-28

上傳用戶：icarus
Wifi_吞吐量測試

wifi測試資料

標(biāo)簽： Wifi 吞吐量 測試

上傳時間： 2013-10-15

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