可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統具有很好的糾錯能力，如使用差錯控制編碼。自仙農定理提出以來，先后有許多糾錯編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優異的糾錯性能成為通信界的一個里程碑。 然而，Turbo碼迭代譯碼復雜度大，導致其譯碼延時大，故而在工程中的應用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實現一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法，很好地解決了并行訪問存儲器沖突的問題。 本論文在現場可編程門陣列(FPGA)平臺上實現了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實現的并行Turbo編譯碼器在時鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數和最大迭代次數均為4時，可支持8.2Mbps的編譯碼數掘吞吐量，而譯碼時延小于124us。本文還使用EP2C35FPGA芯片設計了系統開發板。該開發板可提供高速以太網MAC／PHY和PCI接口，很好地滿足了通信系統需求。系統測試結果表明，本文所實現的并行Turbo編譯碼器及其開發板運行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實現相關技術。第二章為基于幀分裂和歸零的并行Turbo編碼的設計與實現，分別介紹了編碼器和譯碼器的RTL設計，還提出了一種基于多端口存儲器的并行子交織器和解交織器設計。第三章討論了使用NIOS處理器的SOC架構，使用SOC架構處理系統和基于NIOSII處理器和uC／0S一2操作系統的架構。第四章介紹了FPGA系統開發板設計與調試的一些工作。最后一章為本文總結及其展望。
上傳時間： 2013-04-24
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紋理映射在計算機圖形計算中屬于光柵化階段，處理的是像素，主要的特點是數據的吞吐量大，對實時系統來說轉換的速度是一個關鍵的因素，人們尋求各種加速算法來提高運算速度。傳統的方法是用更快的處理器，并行算法或專用硬件。隨著數字技術的發展，尤其是可編程邏輯門陣列(FPGAs)的發展，提供了一種新的加速方法。FPGAs在密度和性能上都有突破性的發展，當前的FPGA芯片已經能夠運算各種圖形算法，而在速度上與專用的圖形卡硬件相同。因此，FPGA芯片非常適合這項工作。 本文主要工作包括以下幾個方面： 1、本文提出了一種MIPmapping紋理映射優化方法，改進了MIPmapping映射細化層次算法及紋理圖像的存儲方式，減少紋理尋址的計算量，提高紋理存儲的相關性。詳細內容請閱讀第三章。 2、提出了一種MIPmapping紋理映射優化方法的硬件實現方案，該方案針對移動設備對功耗和面積的要求，以及分辨率不高的特點，在參數空間到紋理地址的計算中用定點數來實現。詳細內容請閱讀第四章。 3、實現了紋理映射流水線單元紋理地址產生電路，及紋理濾波電路的FPGA設計，并給出設計的綜合和仿真結果。詳細內容請閱讀第五章4、實現了符合IEEE 754單精度標準的乘法、乘累加及除法運算器電路。乘法器采用改進型Booth編碼電路以減少部分積數量，用Wallace對部分積進行壓縮；乘累加器采用multiply-add fused算法，對關鍵路徑進行了優化；除法器為基于改進型泰勒級數展開的查找表結構實現，查找表尺寸只有208字節，電路為固定時延，在電路尺寸、延時及復雜度方面進行了較好的平衡。
上傳時間： 2013-04-24
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信號與信息處理是信息科學中近幾年來發展最為迅速的學科之一,隨著片上系統(SOC,System On Chip)時代的到來,FPGA正處于革命性數字信號處理的前沿。基于FPGA的設計可以在系統可再編程及在系統調試,具有吞吐量高,能夠更好地防止授權復制、元器件和開發成本進一步降低、開發時間也大大縮短等優點。然而,FPGA器件是基于SRAM結構的編程工藝,掉電后編程信息立即丟失,每次加電時,配置數據都必須重新下載,并且器件支持多種配置方式,所以研究FPGA器件的配置方案在FPGA系統設計中具有極其重要的價值,這也給用于可編程邏輯器件編程的配置接口電路和實驗開發設備提出了更高的要求。 本論文基于IEEE1149.1標準和USB2.0技術,完成了FPGA配置接口電路及實驗開發板的設計與實現。作者在充分理解IEEE1149.1標準和USB技術原理的基礎上,針對Altcra公司專用的USB數據配置電纜USB-Blaster,對其內部工作原理及工作時序進行測試與詳細分析,完成了基于USB配置接口的FPGA芯片開發實驗電路的完整軟硬件設計及功能時序仿真。作者最后進行了軟硬件調試,完成測試與驗證,實現了對Altera系列PLD的配置功能及實驗開發板的功能。 本文討論的USB下載接口電路被驗證能在Altera的QuartusII開發環境下直接使用,無須在主機端另行設計通信軟件,其兼容性較現有設計有所提高。由于PLD(Programmable Logic Device)廠商對其知識產權嚴格保密,使得基于USB接口的配置電路應用受到很大限制,同時也加大了自行對其進行開發設計的難度。 與傳統的基于PC并口的下載接口電路相比,本設計的基于USB下載接口電路及FPGA實驗開發板具有更高的編程下載速率、支持熱插拔、體積小、便于攜帶、降低對PC硬件傷害,且具備其它下載接口電路不具備的SignalTapII嵌入式邏輯分析儀和調試NiosII嵌入式軟核處理器等明顯優勢。從成本來看,本設計的USB配置接口電路及FPGA實驗開發板與其同類產品相比有較強的競爭力。
上傳時間： 2013-06-07
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卷積Turbo碼因其優異的糾錯性能越來越受人門的關注，而編碼器和譯碼器是編碼理論實際應用的重點和難點。論文根據IEEE802.16e標準，以低時延、高吞吐量、支持高時鐘頻率、參數可配置為目標，對卷積Turbo碼編碼器和譯碼器的FPG...
上傳時間： 2013-05-19
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畢業設計 USB TO Gigabit LAN 網卡 隨著網絡技術飛速發展，多媒體的應用越來越多，人們對網絡的要求也越來越高，為了適應市場的需求，網卡出現了。它以其結構簡單、成本低廉、兼容性強等諸多的優越性得到了廣泛的應用。由于網絡的應用越來越廣泛，網卡的應用也越來越多、功能越來越強大。開始時由于技術方面的限制，網卡只有10Mbps的吞吐量，由于網絡技術的發展，100Mbps吞吐量的網卡開始在市場上得到廣泛的應用。而現在1000Mbps吞吐量的網卡的出現又給網絡的傳輸帶來了新的活力。 論文中主要闡述了基于以太網的USB TO Gigabit LAN網卡的設計與制作。論文首先對以太網進行了介紹，緊接著講了網卡的基本知識。隨后又對USB TO Gigabit LAN網卡的電路設計和制作進行了詳細的描述。論文還包括了USB TO Gigabit LAN網卡的調試等內容。
上傳時間： 2014-12-02
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在理論分析循環碼編碼和譯碼基本原理的基礎上，提出了基于單片機系統的(24，16)循環碼軟件實現編碼、譯碼的方案。仿真結果表明(24，16)循環碼能有效地克服來自通訊信道的干擾，保證數據通信的可靠及系統的穩定，使誤碼率大幅度降低。本論文對(24，16)循環碼的研究結果表明，可以有效地降低錯誤概率和提高系統的吞吐量，實現糾錯僅需要在接收端增加有限的存儲空間和計算復雜度，具有一定的實用價值。 Abstract: Based on analyzing the theory of encoding and decoding of cyclic code， this paper showed the schemes of encoding and decoding of(24，16)cyclic code by the software and based on microcontroller. Simulation results show that using (24，16) cyclic codes can effectively overcome the interference from communication channel， ensure the reliability and stability of data communication systems， and reduce the bit error rate greatly. The results of this paper show that by using the (24，16) cyclic code， the error rate can be reduced and the system throughput can be improved. Meanwhile， the system only needs to enlarge limited storage space and computation the complexity at the receiving end to realize error correction. Thus the (24，16) cyclic code has a practical value.
上傳時間： 2013-11-09
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DSP的使用正呈爆炸式發展。OFDM、GPS相關器、FFT、FIR濾波器或H.264之類計算密集型算法在從移動電話到汽車的各種應用中都很常見。設計人員實現DSP有三種選擇：他們可以使用DSP處理器、FPGA或掩膜ASIC。ASIC具有最高的吞吐量、最低的功耗和最低的成本，但其極大的NRE和較長研制周期使其對許多設計而言并不適用。定制ASIC的研制周期可達一年之久，比最終產品的使用壽命都長。FPGA已占居較大的市場份額，因為其能提供比DSP處理器更好的吞吐量，而且沒有ASIC的極大NRE和較長研制周期。 因此，常常將基于ARM的MCU和FPGA結合使用來實現這些設計，其中FPGA實現設計的DSP部分。然而，FPGA也有其自身的不足--最突出的是功耗很高(靜態功耗接近2W)，且性能比ASIC慢。FPGA時鐘用于邏輯執行時通常限制為50MHz，而ASIC可以400MHz或更高頻率執行邏輯。其他缺點還包括在IP載入基于SRAM的FPGA時安全性還不夠理想，成本也較高。盡管FPGA成本已迅速降低，但價格通常在10,000片左右就不再下降，因此仍比較昂貴。 新型可定制Atmel處理器（CAP）MCU具有的門密度、單元成本、性能和功耗接近基于單元的ASIC，而NRE較低且開發時間較快。與基于ARM的非可定制標準產品MCU一樣，不需要單獨的ARM許可。 可定制MCU利用新型金屬可編程單元結構（MPCF）ASIC技術，其門密度介于170K門/mm2與210K門/mm2之間，與基于單元的ASIC相當。例如，實現D觸發器（DFF）的MPCF單元與標準的單元DFF都使用130nm的工藝，所用面積差不多相同。
上傳時間： 2013-10-29
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北京，2007年9月27日——全球有線和無線通信半導體市場的領導者Broadcom（博通）公司（Nasdaq：BRCM）今天宣布，推出全球第一個全功能802.11n單芯片解決方案BCM4322。BCM4322是Broadcom Intensi-fiTM產品系列的最新成員，它不僅是市場上最小和最經濟的802.11n解決方案，而且第一個讓Wi-Fi產品的實際無線吞吐量超過了200Mbps。這款最新的Intensi-fi芯片兼有前所未有的無線性能和很多新功能，擴大了無線覆蓋范圍，使無線網絡能夠兌現802.11n的承諾，即同時支持幾路多媒體應用，包括高清視頻流。
上傳時間： 2014-01-14
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P89V51RD2 是一款帶有64KB 程序Flash 和1024B 數據RAM 的80C51 微控制器。P89V51RD2 有一個關鍵的特性就是其具有X2 模式。在實際應用中，設計工程師可以讓芯片工作于傳統80C51 的12 時鐘模式（12 個時鐘周期合1 個機器周期），或者選擇X2模式（6 個時鐘周期合1 個機器周期），在相同時鐘頻率下獲得雙倍的吞吐量。另一種從這種特性獲益的方法是降低一半的時鐘頻率仍然可以保持相同的性能，這可以顯著地降低EMI電磁干擾
上傳時間： 2014-12-28
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上傳時間： 2013-10-15
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