亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

蟲蟲首頁| 資源下載| 資源專輯| 精品軟件
登錄| 注冊

和利時(shí)

  • 從硬件和軟件兩方面建立了基于DSP和FPGA的軟件無線電平臺

    從硬件和軟件兩方面建立了基于DSP和FPGA的軟件無線電平臺。重點研究了該實驗平臺多模式\\\\\\\\r\\\\\\\\n數字調制解調的硬件實現結構、軟件實現結構和不同模式之間的切換等,充分體現了軟件無線電系統的靈活性、\\\\\\\\r\\\\\\\\n開放性和兼容性等特點。

    標簽: FPGA DSP 軟件 硬件

    上傳時間: 2013-08-06

    上傳用戶:miaochun888

  • fpga 和 cpld入門教程

    fpga 和 cpld入門教程,初學者必備!

    標簽: fpga cpld 入門教程

    上傳時間: 2013-08-07

    上傳用戶:2728460838

  • FPGA的基礎知識和概念

    具體內容主要包括以下幾個方面:1、FPGA的基礎知識和概念,設計流程。2、QuartuII軟件使用方法和技巧3、VerilogHDL語言設計方法和技巧4、基于FPGA的嵌入式系統設計(NIOSII設計)5、FPGA硬件電路板設計6、其他專題討論(如Memory控制器設計,圖像處理算法設計,通信系統算法設計等)

    標簽: FPGA 基礎知識

    上傳時間: 2013-08-07

    上傳用戶:dancnc

  • 本系統由服務器軟件控制平臺和fpga硬件處理系統組成

    本系統由服務器軟件控制平臺和fpga硬件處理系統組成,其中fpga硬件處理系統是整個系統的核心部分。系統管理員通過服務器的軟件控制平臺可以對fpga硬件處理系統進行即時的配置,fpga硬件處理系統按照系統管理員的配置進行工作,并會在檢測到異常情況或者檢測到用戶敏感的流量或者數據包的時候通知服務器,服務器會向管理員發送通知。管理員可以在服務器軟件平臺上做進一步的分析處理。

    標簽: fpga 服務器 控制平臺

    上傳時間: 2013-08-07

    上傳用戶:molo

  • 關于cpld和fpga變成的資料很有用

    關于cpld和fpga變成的資料很有用,適合各個層次的開發者。\r\n

    標簽: cpld fpga

    上傳時間: 2013-08-08

    上傳用戶:1234567890qqq

  • 異步FIFO是用來適配不同異步FIFO采用了格雷(GRAY)變換技術和雙端口RAM實現了不同時鐘域之間的數據無損傳輸

    異步FIFO是用來適配不同時鐘域之間的相位差和頻率飄移的重要模塊。本文設計的異步FIFO采用了格雷(GRAY)變換技術和雙端口RAM實現了不同時鐘域之間的數據無損傳輸。該結構利用了GRAY變換的特點,使得整個系統可靠性高和抗干擾能力強,系統可以工作在讀寫時鐘頻率漂移達到正負300PPM的惡劣環境。并且由于采用了模塊化結構,使得系統具有良好的可擴充性。

    標簽: FIFO GRAY RAM 適配

    上傳時間: 2013-08-08

    上傳用戶:13817753084

  • 基于DSP和FPGA實時視頻采集、處理和顯示平臺

    基于高速數字信號處理器(DSP) 和大規?,F場可編程門陣列( FPGA) ,成功地研制了小型\\r\\n化、低功耗的實時視頻采集、處理和顯示平臺. 其中的DSP 負責圖像處理,其外圍的全部數字邏輯功能都集成在一片FPGA 內,包括高速視頻流FIFO、同步時序產生與控制、接口邏輯轉換和對視頻編/ 解碼器進行設置的I2 C 控制核等. 通過增大FIFO 位寬、提高傳輸帶寬,降低了占用EMIF 總線的時間 利用數字延遲鎖相環邏輯,提高了顯示接口時序控制精度. 系統軟件由驅動層、管理層和應用層組成,使得硬件管理與

    標簽: FPGA DSP 實時視頻 采集

    上傳時間: 2013-08-08

    上傳用戶:PresidentHuang

  • 幾個關于CPLD和CAN總線的資料

    幾個關于CPLD和CAN總線的資料,和大家共享

    標簽: CPLD CAN 總線

    上傳時間: 2013-08-08

    上傳用戶:hz07104032

  • ARM和FPGA通信的接口程序

    ARM和FPGA通信的接口程序,可以讓ARM給FPGA發送參數

    標簽: FPGA ARM 通信 接口程序

    上傳時間: 2013-08-08

    上傳用戶:litianchu

  • 基于FPGA和PLL的函數信號發生器時鐘部分的實現

    基于FPGA和PLL的函數信號發生器時鐘部分的實現

    標簽: FPGA PLL 函數信號發生器 時鐘

    上傳時間: 2013-08-08

    上傳用戶:xzt

主站蜘蛛池模板: 兰考县| 中西区| 红河县| 南乐县| 乐山市| 洪洞县| 牡丹江市| 屯门区| 南华县| 自治县| 比如县| 汝州市| 临邑县| 中宁县| 怀柔区| 阳原县| 澳门| 孝感市| 衢州市| 宣恩县| 库车县| 洞口县| 勐海县| 乡宁县| 邛崃市| 霍山县| 元朗区| 昌吉市| 宁陕县| 凤凰县| 隆安县| 南昌县| 荔波县| 黄山市| 上饶县| 武威市| 湘西| 兴安盟| 汶上县| 巴林左旗| 江安县|