51單片機(jī)播放音樂電路仿真和代碼 51單片機(jī)播放音樂電路仿真和代碼 51單片機(jī)播放音樂電路仿真和代碼
上傳時(shí)間： 2013-05-31
上傳用戶：zhangyi99104144
基礎(chǔ)的單片機(jī)Proteus仿真例子，適合缺少硬件的人。
標(biāo)簽： Proteus 8051 100 zip
上傳時(shí)間： 2013-05-24
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隨著中國二代導(dǎo)航系統(tǒng)的建設(shè)，衛(wèi)星導(dǎo)航的應(yīng)用將普及到各個(gè)行業(yè)，具有自主知識產(chǎn)權(quán)的衛(wèi)星導(dǎo)航接收機(jī)的研究與設(shè)計(jì)是該領(lǐng)域的一個(gè)研究熱點(diǎn)。在接收機(jī)的設(shè)計(jì)中，對于成熟技術(shù)將利用ASIC芯片進(jìn)行批量生產(chǎn)，該芯片是專用芯片，一旦制造成型不能改變。但是對于正在研究的接收機(jī)技術(shù)，特別是在需要利用接收機(jī)平臺進(jìn)行提高接收機(jī)性能研究時(shí)，利用FPGA通用可編程門陣列芯片是非常方便的。在FPGA上的研究成果，一旦成熟可以很方便的移植到ASIC芯片，進(jìn)行批量生產(chǎn)。本課題就是基于FPGA研究GPS并行捕獲技術(shù)的硬件電路，著重進(jìn)行了其中一個(gè)捕獲通道的設(shè)計(jì)和實(shí)現(xiàn)。 GPS信號捕獲時(shí)間是影響GPS接收機(jī)性能的一個(gè)關(guān)鍵因素，尤其是在高動態(tài)和實(shí)時(shí)性要求高的應(yīng)用中或者對弱GPS信號的捕獲方面。因此，本文在滑動相關(guān)法基礎(chǔ)上引出了基于FFT的并行快速捕獲方法，采用自頂向下的方法對系統(tǒng)進(jìn)行總體功能劃分和結(jié)構(gòu)設(shè)計(jì)，并采用自底向上的方法對系統(tǒng)進(jìn)行功能實(shí)現(xiàn)和驗(yàn)證。 本課題以Xilinx公司的Spartan3E開發(fā)板為硬件開發(fā)平臺，以ISE9.2i為軟件開發(fā)平臺，采用Verilog HDL編程實(shí)現(xiàn)該系統(tǒng)。并利用Nemerix公司的GPS射頻芯片NJ1006A設(shè)計(jì)制作了GPS中頻信號產(chǎn)生平臺。該平臺可實(shí)時(shí)地輸出采樣頻率為16.367MHz的GPS數(shù)字中頻信號。 本課題主要是基于采樣率變換和FFT實(shí)現(xiàn)對GPS C/A碼的捕獲。該算法利用平均采樣的方法，將信號的采樣率降低到1.024 MHz，在低采樣率下利用成熟的1024點(diǎn)FFT IP核對C/A碼進(jìn)行粗捕，給出GPS信號的碼相位(精度大約為1/4碼片)和載波的多普勒頻率，符合GPS后續(xù)跟蹤的要求。 同時(shí)，由于FFT算法是以資源換取時(shí)間的方法來提高GPS捕獲速度的，所以在設(shè)計(jì)時(shí)，合理地采用FPGA設(shè)計(jì)思想與技巧優(yōu)化系統(tǒng)?；趯?shí)用性的要求，詳細(xì)的給出了基于FFT的GPS并行捕獲各個(gè)模塊的實(shí)現(xiàn)原理、實(shí)現(xiàn)結(jié)構(gòu)以及仿真結(jié)果。并達(dá)到降低系統(tǒng)硬件資源，能夠快速、高效地實(shí)現(xiàn)對GPS C/A碼捕獲的要求。 本研究是導(dǎo)航研究所承擔(dān)的國家863課題“利用多徑信號提高GNSS接收機(jī)性能的新技術(shù)研究”中關(guān)于接收機(jī)信號捕獲算法的一部分，對接收機(jī)的設(shè)計(jì)具有一定的參考價(jià)值。
上傳時(shí)間： 2013-07-22
上傳用戶：user08x
擴(kuò)頻通信技術(shù)因?yàn)榫哂休^強(qiáng)的抗干擾、抗噪聲、抗多徑衰落能力、較好的保密性、較強(qiáng)的多址能力和高精度測量等優(yōu)點(diǎn)，在軍事抗干擾和個(gè)人通信業(yè)務(wù)中得到了很大的發(fā)展。尤其是基于擴(kuò)頻理論的CDMA通信技術(shù)成為國際電聯(lián)規(guī)定的第三代移動通信系統(tǒng)的主要標(biāo)準(zhǔn)化建議后，標(biāo)志著擴(kuò)頻通信技術(shù)在民用通信領(lǐng)域的應(yīng)用進(jìn)入了新階段。 近年來，隨著微電子技術(shù)和電子設(shè)計(jì)自動化(EDA)技術(shù)的迅速發(fā)展，以FPGA和CPLD為代表的可編程邏輯器件憑借其設(shè)計(jì)方便靈活等特點(diǎn)廣泛應(yīng)用于數(shù)字信號處理領(lǐng)域。 本論文正是采用基于FPGA硬件平臺來實(shí)現(xiàn)了一個(gè)直接序列擴(kuò)頻通信基帶系統(tǒng)，該系統(tǒng)的實(shí)現(xiàn)涉及擴(kuò)頻通信和有關(guān)FPGA的相關(guān)知識，以及實(shí)現(xiàn)這些模塊的VHDL硬件描述語言和QuartusⅡ開發(fā)平臺，目標(biāo)是實(shí)現(xiàn)一個(gè)集成度高、靈活性強(qiáng)、并具有較強(qiáng)的數(shù)據(jù)處理能力的擴(kuò)頻通信基帶系統(tǒng)。 本論文中首先對擴(kuò)頻通信的基礎(chǔ)理論做了探討，著重對直序擴(kuò)頻的理論進(jìn)行了分析；其次根據(jù)理論分析，設(shè)計(jì)了全數(shù)字直接序列擴(kuò)頻基帶系統(tǒng)的結(jié)構(gòu)，完成了擴(kuò)頻序列的產(chǎn)生、信息碼的輸入和擴(kuò)頻。重點(diǎn)完成了對基帶擴(kuò)頻信號的相關(guān)解擴(kuò)和幾種同步捕獲電路的設(shè)計(jì)，將多種專用芯片的功能集成在一片大規(guī)模FPGA芯片上。在論文中列出了部分模塊的VHDL程序，并在QuartusⅡ仿真平臺上完成各部分模塊的功能仿真。
標(biāo)簽： FPGA 直擴(kuò)通信 同步設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶：chenjjer
IIR數(shù)字濾波器是沖激響應(yīng)為無限長的一類數(shù)字濾波器，是電子、通信及信號處理領(lǐng)域的重要研究內(nèi)容，國內(nèi)外學(xué)者對IIR數(shù)字濾波器的優(yōu)化設(shè)計(jì)進(jìn)行了大量研究。其中，進(jìn)化算法優(yōu)化設(shè)計(jì)IIR數(shù)字濾波器雖然取得了一定的效果，但是其也有自身的一些不足；另外，基于粒子群算法以及人工魚群算法的IIR數(shù)字濾波器優(yōu)化設(shè)計(jì)也取得了較好的效果。但這些方法都是將多目標(biāo)優(yōu)化問題轉(zhuǎn)化為單目標(biāo)優(yōu)化問題，這種方法是將每個(gè)目標(biāo)賦一個(gè)權(quán)值，然后將這些賦了權(quán)值的目標(biāo)相加，把相加的結(jié)果作為目標(biāo)函數(shù)，在此基礎(chǔ)上尋找目標(biāo)函數(shù)的最小值，這樣做造成的問題是可能將其中的任何一種滿足目標(biāo)函數(shù)值最小的情況作為最優(yōu)解，但實(shí)際上得到的不一定是最優(yōu)解。也就是說，單目標(biāo)的方法難以區(qū)分哪一種情況為最優(yōu)解，這樣的尋優(yōu)模型從理論上來說是難以得到最優(yōu)解的。另外，在將多目標(biāo)轉(zhuǎn)化為單目標(biāo)時(shí)，各個(gè)目標(biāo)的權(quán)值難以確定，而且最終只能得到唯一解。針對這些問題，本文在研究傳統(tǒng)遺傳算法、進(jìn)化規(guī)劃算法以及量子遺傳算法的IIR數(shù)字濾波器優(yōu)化設(shè)計(jì)的基礎(chǔ)上，將重點(diǎn)研究IIR數(shù)字濾波器的粒子進(jìn)化規(guī)劃優(yōu)化、遺傳多目標(biāo)優(yōu)化以及量子多目標(biāo)優(yōu)化。另外，由于在通信系統(tǒng)中IIR數(shù)字濾波器有廣泛應(yīng)用，并且大量采用FPGA實(shí)現(xiàn)，多目標(biāo)優(yōu)化方法得到的濾波器性能也值得驗(yàn)證，因此，對多目標(biāo)優(yōu)化方法得到的IIR數(shù)字濾波器系數(shù)進(jìn)行FPGA仿真驗(yàn)證有重要的現(xiàn)實(shí)意義。 @@ 論文的主要工作及研究成果具體如下： @@ 1.分析IIR數(shù)字濾波器的數(shù)學(xué)模型及其優(yōu)化設(shè)計(jì)的參數(shù)；針對低通IIR數(shù)字濾波器，采用遺傳算法及量子遺傳算法對其進(jìn)行優(yōu)化設(shè)計(jì)，并給出相應(yīng)的仿真結(jié)果及分析。 @@ 2.針對使用進(jìn)化規(guī)劃算法優(yōu)化設(shè)計(jì)IIR數(shù)字濾波器時(shí)容易陷入局部極值的問題，研究粒子進(jìn)化規(guī)劃算法，并將其應(yīng)用于IIR數(shù)字濾波器的優(yōu)化設(shè)計(jì)，該算法將粒子群優(yōu)化算法與進(jìn)化規(guī)劃算法相結(jié)合，繼承了粒子群算法局部搜索能力強(qiáng)和進(jìn)化規(guī)劃算法遺傳父代優(yōu)良基因能力強(qiáng)的優(yōu)點(diǎn)。將這種新的粒子進(jìn)化規(guī)劃算法應(yīng)用于IIR低通、高通、帶通、帶阻數(shù)字濾波器的優(yōu)化設(shè)計(jì)，顯示了較好的效果。 @@ 3.優(yōu)化設(shè)計(jì)IIR數(shù)字濾波器時(shí)，通常將多目標(biāo)轉(zhuǎn)化為單目標(biāo)的優(yōu)化問題，這種方法雖然設(shè)計(jì)簡單，但是在將多目標(biāo)轉(zhuǎn)化為單目標(biāo)時(shí)，各個(gè)目標(biāo)的權(quán)值難以確定，而且最終只能得到唯一解，不能提供更多的有效解給決策者。針對常 用基于單目標(biāo)優(yōu)化算法的不足，在分析IIR數(shù)字濾波器優(yōu)化模型和待優(yōu)化參數(shù)的基礎(chǔ)上，本文研究遺傳算法的IIR數(shù)字濾波器多目標(biāo)優(yōu)化設(shè)計(jì)方法，該方法將多個(gè)目標(biāo)值直接映射到適應(yīng)度函數(shù)中，通過比較函數(shù)值的占優(yōu)關(guān)系來搜索問題的有效解集，使用這種方法可以求得一組有效解，并且將多目標(biāo)轉(zhuǎn)化為單目標(biāo)的優(yōu)化方法得到的唯一解也能被包括在這一組有效解中。@@ 4.將量子遺傳算法應(yīng)用于IIR數(shù)字濾波器多目標(biāo)優(yōu)化設(shè)計(jì)，研究量子遺傳算法的IIR數(shù)字濾波器多目標(biāo)優(yōu)化設(shè)計(jì)方法，并將優(yōu)化結(jié)果與傳統(tǒng)遺傳算法的多目標(biāo)優(yōu)化方法進(jìn)行了比較。仿真結(jié)果表明，在對同一種濾波器進(jìn)行優(yōu)化設(shè)計(jì)時(shí)，使用該方法得到的結(jié)果通帶波動更小，過渡帶更窄，阻帶衰減也更大。 @@ 5.針對IIR數(shù)字濾波器的硬件實(shí)現(xiàn)問題，在對IIR數(shù)字濾波器的結(jié)構(gòu)特征進(jìn)行分析的基礎(chǔ)上，分別采用遺傳多目標(biāo)優(yōu)化方法量子多目標(biāo)方法優(yōu)化設(shè)計(jì)IIR數(shù)字濾波器的系數(shù)，然后針對兩組系數(shù)進(jìn)行了FPGA( Field-Programmable GateArray，現(xiàn)場可編程門陣列)仿真驗(yàn)證，并對兩種結(jié)果進(jìn)行了對比分析。 @@關(guān)鍵詞：IIR數(shù)字濾波器；優(yōu)化設(shè)計(jì)
標(biāo)簽： FPGA IIR 數(shù)字濾波器
上傳時(shí)間： 2013-06-09
上傳用戶：熊少鋒
現(xiàn)場可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年，從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片?，F(xiàn)在，F(xiàn)PGA已廣泛地應(yīng)用于通信、消費(fèi)類電子和車用電子類等領(lǐng)域，但國內(nèi)市場基本上是國外品牌的天下。 在高密度FPGA中，芯片上時(shí)鐘分布質(zhì)量變的越來越重要，時(shí)鐘延遲和時(shí)鐘偏差已成為影響系統(tǒng)性能的重要因素。目前，為了消除FPGA芯片內(nèi)的時(shí)鐘延遲，減小時(shí)鐘偏差，主要有利用延時(shí)鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法，而其各自又分為數(shù)字設(shè)計(jì)和模擬設(shè)計(jì)。雖然用模擬的方法實(shí)現(xiàn)的DLL所占用的芯片面積更小，輸出時(shí)鐘的精度更高，但從功耗、鎖定時(shí)間、設(shè)計(jì)難易程度以及可復(fù)用性等多方面考慮，我們更愿意采用數(shù)字的方法來實(shí)現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ)，對全數(shù)字延時(shí)鎖相環(huán)(DLL)電路進(jìn)行分析研究和設(shè)計(jì)，在此基礎(chǔ)上設(shè)計(jì)出具有自主知識產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時(shí)間里，從對電路整體功能分析、邏輯電路設(shè)計(jì)、晶體管級電路設(shè)計(jì)和仿真以及最后對設(shè)計(jì)好的電路仿真分析、電路的優(yōu)化等做了大量的工作，通過比較DLL與PLL、數(shù)字DLL與模擬DLL，深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理，設(shè)計(jì)出了符合指標(biāo)要求的全數(shù)字DLL模塊電路，為開發(fā)自我知識產(chǎn)權(quán)的FPGA奠定了堅(jiān)實(shí)的基礎(chǔ)。 本文先簡要介紹FPGA及其時(shí)鐘管理技術(shù)的發(fā)展，然后深入分析對比了DLL和PLL兩種時(shí)鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計(jì)考慮，給出了全數(shù)字DLL整體架構(gòu)設(shè)計(jì)。最后對DLL整體電路進(jìn)行整體仿真分析，驗(yàn)證電路功能，得出應(yīng)用參數(shù)。在設(shè)計(jì)中，用Verilog-XL對部分電路進(jìn)行數(shù)字仿真，Spectre對進(jìn)行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設(shè)計(jì)采用TSMC0.18μmCMOS工藝庫建模，設(shè)計(jì)出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動時(shí)間為28ps，在輸入100MHz時(shí)鐘時(shí)的功耗為200MW，達(dá)到了國外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計(jì)，可以實(shí)現(xiàn)時(shí)鐘占空比調(diào)節(jié)，2倍頻，以及1.5、2、2.5、3、4、5、8、16時(shí)鐘分頻等時(shí)鐘頻率合成功能。
標(biāo)簽： FPGA 全數(shù)字 延時(shí)
上傳時(shí)間： 2013-06-10
上傳用戶：yd19890720
ICD2仿真燒寫器--USB驅(qū)動程序。。
上傳時(shí)間： 2013-07-29
上傳用戶：20160811
移動無線信道特性對移動通信系統(tǒng)性能具有重要影響，移動信道建模和仿真對移動通信系統(tǒng)的研發(fā)具有重要意義。因此，對移動信道建模與仿真進(jìn)行研究，具有重要的理論意義和實(shí)際應(yīng)用價(jià)值。 本文從無線電波的傳播特點(diǎn)出發(fā)，分析了無線電波的傳播模型和描述信道特性的主要參數(shù)，重點(diǎn)分析了移動小尺度衰落模型；結(jié)合無線電波傳輸環(huán)境的特點(diǎn)，研究了平坦衰落信道和頻率選擇性信道的特點(diǎn)，設(shè)計(jì)了基于FPGA的移動無線信道仿真器，同時(shí)給予了軟硬件驗(yàn)證。 本文從衰落的數(shù)學(xué)模型角度研究了信道傳輸特性，以及各項(xiàng)參數(shù)對信道特性的影響。主要做了以下幾個(gè)方面的工作： 1.簡要介紹了無線電通信的發(fā)展史及信道建模與仿真的意義；論述了信道對無線信號主要的三類影響：自由空間的路徑損失、陰影衰落、多徑衰落；分析了無線通信傳播環(huán)境，移動無線通信信道仿真的基本模型，同時(shí)介紹了用正弦波疊加法和成型濾波器法建立信道確定型仿真模型的具體實(shí)現(xiàn)方法。 2.對移動無線信道特性進(jìn)行了Matlab仿真，對仿真結(jié)果進(jìn)行了對比分析，對影響信道特性的主要參數(shù)設(shè)置進(jìn)行了分析仿真。 3.設(shè)計(jì)了一種基于FPGA的移動無線信道仿真器，并對實(shí)現(xiàn)該仿真器的關(guān)鍵技術(shù)和實(shí)現(xiàn)方法進(jìn)行了分析。該信道仿真器能夠?qū)崟r(shí)模擬窄帶信號條件下無線信道的主要特點(diǎn)，如多徑時(shí)延、多普勒頻移、瑞利衰落等，其主要的技術(shù)指標(biāo)達(dá)到了設(shè)計(jì)要求。該模擬器結(jié)構(gòu)簡單，參數(shù)可調(diào)，易于擴(kuò)展，通用性強(qiáng)，可以部分或全部集成到處于研制階段的接收機(jī)中，以便于性能測試，也可應(yīng)用于教學(xué)實(shí)踐。
上傳時(shí)間： 2013-04-24
上傳用戶：suxuan110425
同步是移動通信領(lǐng)域中的關(guān)鍵技術(shù)，是保障通信初始和進(jìn)行的必要過程，對系統(tǒng)的性能影響重大。縱觀移動通信系統(tǒng)的發(fā)展史，同步技術(shù)自始至終都是人們研究的熱點(diǎn)。 @@ WCDMA作為第三代移動通信無線接口標(biāo)準(zhǔn)之一，已經(jīng)在全世界范圍內(nèi)得到了商用。小區(qū)搜索是WCDMA的重要物理層過程，是實(shí)現(xiàn)下行移動臺和基站間同步的重要手段。 @@ 作為ASIC領(lǐng)域的一種半定制電路，現(xiàn)場可編程門陣列（FPGA）既解決了全定制電路不能修改的不足，又解決了原有可編程器件容量有限的問題。FPGA以其強(qiáng)大的現(xiàn)場可編程能力和開發(fā)速度優(yōu)勢，逐漸成為ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 @@ 因此，研究WCDMA同步算法及其在FPGA中的實(shí)現(xiàn)與驗(yàn)證是具有理論和現(xiàn)實(shí)意義的。本文首先介紹了WCDMA物理層基礎(chǔ)，接著詳細(xì)討論了WCDMA主同步、輔同步和導(dǎo)頻同步的原理，介紹了前兩步同步的改進(jìn)型算法和證明，并和傳統(tǒng)相關(guān)算法在資源和實(shí)現(xiàn)復(fù)雜度方面進(jìn)行了比較，給出了下行同步的浮點(diǎn)仿真結(jié)果和分析。之后，深入討論了下行同步的FPGA （V4-SX-35）實(shí)現(xiàn)方案、運(yùn)算流程和模塊間的接口設(shè)計(jì)。最后，介紹了下行同步的FPGA驗(yàn)證方法。 @@ 本文較為深入的討論了WCDMA下行同步的算法和FPGA實(shí)現(xiàn)方案，給出了理論分析和仿真、實(shí)驗(yàn)結(jié)果。并在低復(fù)雜度和資源開銷條件下，完成了FPGA的硬件設(shè)計(jì)和片上測試，達(dá)到了系統(tǒng)的性能指標(biāo)。 @@關(guān)鍵詞：WCDMA；同步；小區(qū)搜索；FPGA
上傳時(shí)間： 2013-04-24
上傳用戶：wsm555
現(xiàn)代社會信息量爆炸式增長，由于網(wǎng)絡(luò)、多媒體等新技術(shù)的發(fā)展，用戶對帶寬和速度的需求快速增加。并行傳輸技術(shù)由于時(shí)鐘抖動和偏移，以及PCB布線的困難，使得傳輸速率的進(jìn)一步提升面臨設(shè)計(jì)的極限；而高速串行通信技術(shù)憑借其帶寬大、抗干擾性強(qiáng)和接口簡單等優(yōu)勢，正迅速取代傳統(tǒng)的并行技術(shù)，成為業(yè)界的主流。 本論文針對目前比較流行并且有很大發(fā)展?jié)摿Φ膬煞N高速串行接口電路——高速鏈路口和Rocket I/O進(jìn)行研究，并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺進(jìn)行仿真設(shè)計(jì)。本論文的主要工作是以某低成本相控陣?yán)走_(dá)信號處理機(jī)為設(shè)計(jì)平臺，在其中的一塊信號處理板上，進(jìn)行了基于LVDS(Low VoltageDifferential Signal)技術(shù)的高速LinkPort(鏈路口)設(shè)計(jì)和基于CML(Current ModeLogic)技術(shù)的Rocket I/O高速串行接口設(shè)計(jì)。首先在FPGA的軟件中進(jìn)行程序設(shè)計(jì)和功能、時(shí)序的仿真，當(dāng)仿真驗(yàn)證通過之后，重點(diǎn)是在硬件平臺上進(jìn)行調(diào)試。硬件調(diào)試驗(yàn)證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接，進(jìn)行數(shù)據(jù)的互相傳送，接收和發(fā)送的數(shù)據(jù)相同，證明了高速鏈路口設(shè)計(jì)的正確性。并且在硬件調(diào)試時(shí)對Rocket IO GTP收發(fā)器進(jìn)行回環(huán)設(shè)計(jì)，經(jīng)過回環(huán)之后接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)相同，證明了Rocket I/O高速串行接口設(shè)計(jì)的正確性。
上傳時(shí)間： 2013-04-24
上傳用戶：戀天使569
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