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四象限變流器

基于FPGA的MPEG-2預(yù)處理TS流復(fù)用設(shè)計及驗證

　　本文著重研究了多路數(shù)字節(jié)目復(fù)用器中的對多路預(yù)處理TS流復(fù)用的原理和基于FPGA的實現(xiàn)方法。首先論述了關(guān)于數(shù)字電視系統(tǒng)的一些基本概念，介紹了MPEG-2/DVB標(biāo)準(zhǔn)以及數(shù)字電視節(jié)目專用信息(PSI)，并結(jié)合多路數(shù)字節(jié)目復(fù)用的基本原理提出了一套基于FPGA的設(shè)計方案。通過對復(fù)用器輸入部分、復(fù)用控制邏輯和PCR校正等一系列模塊的設(shè)計及仿真驗證，達(dá)到了設(shè)計的要求，取得了一定的研究成果。

標(biāo)簽： FPGA MPEG 預(yù)處理 TS流

上傳時間： 2013-06-09

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基于FPGA的逆變器控制芯片研究

逆變控制器的發(fā)展經(jīng)歷從分立元件的模擬電路到以專用微處理芯片（DSP/MCU）為核心的電路系統(tǒng)，并從數(shù)模混合電路過渡到純數(shù)字控制的歷程。但是，通用微處理芯片是為一般目的而設(shè)計，存在一定局限。為此，近幾年來逆變器專用控制芯片（ASIC）實現(xiàn)技術(shù)的研究越來越受到關(guān)注，已成為逆變控制器發(fā)展的新方向之一。本文利用一個成熟的單相電壓型PWM逆變器控制模型，圍繞逆變器專用控制芯片ASIC的實現(xiàn)技術(shù)，依次對專用芯片的系統(tǒng)功能劃分，硬件算法，全系統(tǒng)的硬件設(shè)計及優(yōu)化，流水線操作和并行化，芯片運行穩(wěn)定性等問題進(jìn)行了初步研究。首先引述了單相電壓型PWM逆變器連續(xù)時間和離散時間的數(shù)學(xué)模型，以及基于極點配置的單相電壓型PWM逆變器電流內(nèi)環(huán)電壓外環(huán)雙閉環(huán)控制系統(tǒng)的設(shè)計過程，同時給出了仿真結(jié)果，仿真表明此系統(tǒng)具有很好的動、靜態(tài)性能，并且具有自動限流功能，提高了系統(tǒng)的可靠性。緊接著分析了FPGA器件的特征和結(jié)構(gòu)。在給出本芯片應(yīng)用目標(biāo)的基礎(chǔ)上，制定了FPGA目標(biāo)器件的選擇原則和芯片的技術(shù)規(guī)格，完成了器件選型及相關(guān)的開發(fā)環(huán)境和工具的選取。然后系統(tǒng)闡述了復(fù)雜FPGA設(shè)計的設(shè)計方法學(xué)，詳細(xì)介紹了基于FPGA的ASIC設(shè)計流程，概要介紹了僅使用QuartusII的開發(fā)流程，以及Modelsim、SynplifyPro、QuartusII結(jié)合使用的開發(fā)流程。在此基礎(chǔ)上，進(jìn)行了芯片系統(tǒng)功能劃分，針對：DDS標(biāo)準(zhǔn)正弦波發(fā)生器，電壓電流雙環(huán)控制算法單元，硬件PI算法單元，SPWM產(chǎn)生器，三角波發(fā)生器，死區(qū)控制器，數(shù)據(jù)流/控制流模塊等逆變器控制硬件算法/控制單元，研究了它們的硬件算法，完成了模塊化設(shè)計。分析了全數(shù)字鎖相環(huán)的結(jié)構(gòu)和模型，以此為基礎(chǔ)，設(shè)計了一種應(yīng)用于逆變器的，用比例積分方法替代傳統(tǒng)鎖相系統(tǒng)中的環(huán)路濾波，用相位累加器實現(xiàn)數(shù)控振蕩器（DCO）功能的高精度二階全數(shù)字鎖相環(huán)（DPLL）。分析了“流水線操作”等設(shè)計優(yōu)化問題，并針對逆變器控制系統(tǒng)中，控制系統(tǒng)算法呈多層結(jié)構(gòu)，且層與層之間還有數(shù)據(jù)流聯(lián)系，其執(zhí)行順序和數(shù)據(jù)流的走向較為復(fù)雜，不利于直接采用流水線技術(shù)進(jìn)行設(shè)計的特點，提出一種全新的“分層多級流水線”設(shè)計技術(shù)，有效地解決了復(fù)雜控制系統(tǒng)的流水線優(yōu)化設(shè)計問題。本文最后對芯片運行穩(wěn)定性等問題進(jìn)行了初步研究。指出了設(shè)計中的“競爭冒險”和飽受困擾之苦的“亞穩(wěn)態(tài)”問題，分析了產(chǎn)生機理，并給出了常用的解決措施。

標(biāo)簽： FPGA 逆變器控制芯片

上傳時間： 2013-05-28

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基于H.264的無線傳輸差錯控制及解碼器的ARM實現(xiàn)

信息化社會的到來以及IP技術(shù)的興起，正深刻的改變著電信網(wǎng)絡(luò)的面貌以及未來技術(shù)發(fā)展的走向。無線通信技術(shù)的發(fā)展為實現(xiàn)數(shù)字化社區(qū)提供了有力的保證。而視頻通信則成為多媒體業(yè)務(wù)的核心。如何在環(huán)境惡劣的無線環(huán)境中，實時傳輸高質(zhì)量的視頻面臨著巨大的挑戰(zhàn)，因此這也成為人們的研究熱點。對于無線移動信道來說，網(wǎng)絡(luò)的可用帶寬是有限的。由于多徑、衰落、時延擴(kuò)展、噪聲影響和信道干擾等原因，無線移動通信不僅具有帶寬波動的特點，而且信道誤碼率高，經(jīng)常會出現(xiàn)連續(xù)的、突發(fā)性的傳輸錯誤。無線信道可用帶寬與傳輸速率的時變特性，使得傳輸?shù)目煽啃源鬄榻档汀?視頻播放具有嚴(yán)格的實時性要求，這就要求網(wǎng)絡(luò)為視頻的傳輸提供足夠的帶寬.有保障的延時和誤碼率。為了獲得可接受的重建視頻質(zhì)量，視頻傳輸至少需要28Kbps左右的帶寬。而且視頻傳輸對時延非常敏感。然而無線移動網(wǎng)絡(luò)卻無法提供可靠的服務(wù)質(zhì)量。基于無線視頻通信面臨的挑戰(zhàn)，本文在對新一代視頻編碼國際標(biāo)準(zhǔn)H.264/AVC研究的基礎(chǔ)上，主要在提高其編碼效率和H.264的無線傳輸抗誤碼性能，以及如何在嵌入式環(huán)境下實現(xiàn)H.264解碼器進(jìn)行了研究。結(jié)合低碼率和幀內(nèi)刷新，提出一種針對感興趣區(qū)的可變幀內(nèi)刷新方法。實驗表明該方法可以使用較少的碼率對感興趣區(qū)域進(jìn)行更好的錯誤控制，以提高區(qū)域圖像質(zhì)量，同時能根據(jù)感興趣區(qū)及信道的狀況自動調(diào)整宏塊刷新數(shù)量，充分利用有限的碼率。為了有效的平衡編碼效率和抗誤碼能力的之間的矛盾，筆者提出了一種自適應(yīng)FMO(Flexible Macroblock Order)編碼方法，可根據(jù)圖像的復(fù)雜度自適應(yīng)地選擇編碼所需的FMO模式。仿真結(jié)果表明這種FMO編碼方式完全可行，且在運動復(fù)雜度頻繁變化時效果更加明顯，完全可應(yīng)用在環(huán)境惡劣的無線信道中。在對嵌入式PXA270硬件結(jié)構(gòu)和X264研究的基礎(chǔ)上，基本實現(xiàn)了基于H.264的嵌入式解碼，在PXA270基礎(chǔ)上進(jìn)行環(huán)境的配置，定制WirtCE操作系統(tǒng)，并編譯、產(chǎn)生開發(fā)所用的SDK和下載內(nèi)核到目標(biāo)機。利用開發(fā)工具EVC實現(xiàn)在PC機上的實時開發(fā)和在線仿真調(diào)試，最終實現(xiàn)了對無差錯H.264碼流實時解碼。

標(biāo)簽： 264 ARM 無線傳輸差錯控制

上傳時間： 2013-06-18

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ARM環(huán)境下的通訊協(xié)議轉(zhuǎn)換器的研究與開發(fā)

本文介紹了通訊協(xié)議轉(zhuǎn)換器研究的背景意義和目前國內(nèi)外發(fā)展的現(xiàn)狀，并詳細(xì)敘述了所選方案的設(shè)計過程。本協(xié)議轉(zhuǎn)換器的豐控制芯片采用了基于ARM7內(nèi)核的32位微控制芯片LPC2212，提供了高速穩(wěn)定的硬件平臺。操作系統(tǒng)采用實時嵌入式操作系統(tǒng)μC/OS-Ⅱ，工作穩(wěn)定，實時性強，移植方便。本文的豐要內(nèi)容如下：整體的設(shè)計思路，結(jié)構(gòu)組成；系統(tǒng)硬件的設(shè)計，豐要包括網(wǎng)絡(luò)接口電路，USB接口電路，以及串口擴(kuò)展電路；TCP/IP協(xié)議，豐要包括TCP協(xié)議，IP協(xié)議，ARP協(xié)議等；USB協(xié)議，豐要包括USB設(shè)備構(gòu)架，USB數(shù)據(jù)流模型；串口數(shù)據(jù)轉(zhuǎn)以太網(wǎng)數(shù)據(jù)和 USB 數(shù)據(jù)以及太網(wǎng)數(shù)據(jù)和 USB 數(shù)據(jù)轉(zhuǎn)串口數(shù)據(jù)；嵌入式實時操作系統(tǒng)μC/OS-Ⅱ，豐要包括信號量，消息郵箱，消息隊列等；操作系統(tǒng)的移植，豐要包括與處理器相關(guān)的文件的改寫。整個系統(tǒng)的硬件和底層軟件部分已經(jīng)完成，經(jīng)串口調(diào)試軟件、USB總線監(jiān)測軟件以及以太網(wǎng)數(shù)據(jù)監(jiān)測軟件進(jìn)行實際的收發(fā)數(shù)據(jù)實驗，驗證了方案的合理性。在USB和以太網(wǎng)驅(qū)動程序的編寫中，查閱了大量的相關(guān)資料。對于USB協(xié)議，重點分析了USB協(xié)議的架構(gòu)和數(shù)據(jù)流模型。對于TCP/IP協(xié)議，仔細(xì)分析了其封裝和分用，分析了TCP協(xié)議、IP協(xié)議、ARP協(xié)議的原理及程序的實現(xiàn)。對于操作系統(tǒng)的移植，給出了具體的實現(xiàn)步驟，并給出了豐要的代碼。

標(biāo)簽： ARM 環(huán)境通訊協(xié)議轉(zhuǎn)換器

上傳時間： 2013-06-10

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基于ARM的開關(guān)磁阻電機驅(qū)動系統(tǒng)設(shè)計

開關(guān)磁阻電機是電機技術(shù)與現(xiàn)代電力電子技術(shù)、微機控制技術(shù)相結(jié)合的產(chǎn)物，既具有結(jié)構(gòu)簡單堅固、成本低、容錯能力強，耐高溫等優(yōu)點，又在高度發(fā)展的電力電子和微機控制技術(shù)的支持下獲得了良好的可控性能，目前己經(jīng)在多個工業(yè)部門得到應(yīng)用。因此，開關(guān)磁阻電機在驅(qū)動調(diào)速領(lǐng)域有著良好的發(fā)展前景。本論文在對前人成果的廣泛了解和研究基礎(chǔ)上，以philip公司生產(chǎn)的LPC2101為主控芯片，充分利用其高速運算能力和面向電機控制的高效控制能力，設(shè)計并制作了SRM控制器與系統(tǒng)軟件。本文以開關(guān)磁阻電機的調(diào)速控制策略及其控制實現(xiàn)方法為主要研究內(nèi)容，對開關(guān)磁阻電機的數(shù)學(xué)模型、功率變換器技術(shù)、控制策略、控制方案的實現(xiàn)進(jìn)行了全面深入的研究。全文的研究工作分為五個部分，第一部分介紹了開關(guān)磁阻電機調(diào)速系統(tǒng)的構(gòu)成及基本工作原理，綜述了開關(guān)磁阻電機的國內(nèi)外發(fā)展現(xiàn)狀、特點及研究動向，總結(jié)了開關(guān)磁阻電機系統(tǒng)存在的技術(shù)問題，提出了本文的研究目的和主要研究內(nèi)容。第二部分引用并討論了SR電動機的基本數(shù)學(xué)模型和準(zhǔn)線性數(shù)學(xué)模型，然后基于此重點分析了與電動機運行特性密切相關(guān)的相電流波形與轉(zhuǎn)子角位移的函數(shù)關(guān)系，最后根據(jù)課題所關(guān)心的控制系統(tǒng)設(shè)計，在理論分析的基礎(chǔ)上提出了SR電動機控制方案并進(jìn)行了原理性分析，對SR電動機各個運行階段的特點進(jìn)行分析并初步提出控制方案。第三部分對SR電動機調(diào)速系統(tǒng)的硬件設(shè)計進(jìn)行了詳細(xì)說明，主要包括以LPC2101為核心的控制系統(tǒng)的研究與設(shè)計，根據(jù)SR電機的控制特點，盡可能地開發(fā)了LPC2101的硬件資源和軟件資源，使控制系統(tǒng)具有很高的控制精度和靈活性，然后對功率變換器進(jìn)行了設(shè)計和制作，分析了各種主電路形式的優(yōu)缺點，采用了新型IGBT功率管作為主開關(guān)元器件，使功率變換器結(jié)構(gòu)得到簡化，設(shè)計了IGBT的功率驅(qū)動電路，并專門設(shè)計了電壓鉗位電路和諸如過壓、過流保護(hù)等保護(hù)單元，保證了整個系統(tǒng)安全可靠地運行，然后分析了SR電動機控制系統(tǒng)位置傳感器檢測電路設(shè)計、電流及電壓斬波電路設(shè)計、電流檢測及保護(hù)電路設(shè)計等。第四部分主要介紹了系統(tǒng)的總體控制思想，分析了各個運行階段的控制策略，對控制策略的軟件實現(xiàn)進(jìn)行了設(shè)計，并給出了軟件實現(xiàn)的具體流程圖，直觀地體現(xiàn)了軟件編程思想。最后，對系統(tǒng)進(jìn)行了實驗研究及分析。目前，該控制系統(tǒng)已調(diào)試完畢，基本實現(xiàn)預(yù)期功能。本文對以ARM為控制核心的開關(guān)磁阻電動機控制系統(tǒng)進(jìn)行了研究，得出了基于有位置傳感器檢測的控制方案。針對SR電機的控制特點，充分利用了ARM的硬件資源，采用PID數(shù)字調(diào)節(jié)，發(fā)出相通斷信號和PWM信號，并和電流、電壓等保護(hù)信號相結(jié)合，實現(xiàn)對主功率元件的通斷控制。并且設(shè)計了相應(yīng)的外圍硬件檢測、保護(hù)、控制及人機接口電路，使控制系統(tǒng)結(jié)構(gòu)緊湊，可靠性高；系統(tǒng)的控制軟件設(shè)計，采用模塊化的程序設(shè)計方法，增強了系統(tǒng)的可讀性及可維護(hù)性，實現(xiàn)了一種電壓斬波和電流斬波控制相結(jié)合的控制方式;結(jié)合系統(tǒng)的硬件設(shè)計，開發(fā)了相應(yīng)的軟件模塊，使系統(tǒng)具有完善的保護(hù)和控制性能。本系統(tǒng)經(jīng)過試驗，調(diào)速范圍可達(dá)100～2000轉(zhuǎn)/分，效率較高，性能優(yōu)良，驗證了控制思想和控制方法的正確性。

標(biāo)簽： ARM 開關(guān)磁阻電機驅(qū)動系統(tǒng)設(shè)計

上傳時間： 2013-04-24

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基于FPGA的視頻編碼器設(shè)計

ISO和ITU-T制定的一系列視頻編碼國際標(biāo)準(zhǔn)的推出，開創(chuàng)了視頻通信和存儲應(yīng)用的新紀(jì)元。從H.261視頻編碼建議，到H.262/3、MPEG-1/2/4等都有一個共同的不斷追求的目標(biāo)，即在盡可能低的碼率(或存儲容量)下獲得盡可能好的圖像質(zhì)量。本課題的研究建立在目前主流的壓縮算法的基礎(chǔ)上，綜合出各種標(biāo)準(zhǔn)中實現(xiàn)途徑的共性和優(yōu)勢，將算法的主體移植于FPGA(FieldProgrammableGateArray)平臺上。憑借該種類嵌入式系統(tǒng)配置靈活、資源豐富的特點，建立一個可重構(gòu)的內(nèi)核處理模塊。進(jìn)一步的完善算法(運算速度、精度)和外圍系統(tǒng)后，就可作為專用視頻壓縮編碼器進(jìn)行門級電路設(shè)計的原型，構(gòu)建一個片上可編程的獨立系統(tǒng)。編碼器設(shè)計有良好的應(yīng)用前景，通過使用離散余弦變換和熵編碼，對運動圖像從空間上進(jìn)行壓縮編碼，使得編碼后的數(shù)據(jù)流適合于傳輸、通信、存儲和編輯等方面的要求。同時，系統(tǒng)的設(shè)計將解碼的工作量大幅度降低，功能模塊在作適當(dāng)?shù)母膭雍罂蔀榻獯a器的參考設(shè)計使用。研究所涉及的各功能模塊都進(jìn)行了系統(tǒng)性的仿真和綜合，滿足工程樣機的前期研發(fā)需要。

標(biāo)簽： FPGA 視頻編碼器

上傳時間： 2013-04-24

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高速Viterbi譯碼器的FPGA實現(xiàn)

本文提出了一種高速Viterbi譯碼器的FPGA實現(xiàn)方案。這種Viterbi譯碼器的設(shè)計方案既可以制成高性能的單片差錯控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。本文所設(shè)計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗證和誤碼計數(shù)的工作。與基于軟件實現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現(xiàn)，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計。通過對譯碼器的綜合仿真和FPGA實現(xiàn)驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。

標(biāo)簽： Viterbi FPGA 譯碼器

上傳時間： 2013-04-24

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基于FPGA技術(shù)的星載高速復(fù)接器設(shè)計

隨著空間科學(xué)任務(wù)的增加,需要處理的空間科學(xué)數(shù)據(jù)量激增,要求建立一個高速的空間數(shù)據(jù)連接網(wǎng)絡(luò).高速復(fù)接器作為空間飛行器星上網(wǎng)絡(luò)的關(guān)鍵設(shè)備,其性能對整個空間數(shù)據(jù)網(wǎng)絡(luò)的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進(jìn)行異步速率調(diào)整,應(yīng)用VHDL語言和可編程門陣列FPGA技術(shù),對多個信號源數(shù)據(jù)進(jìn)行數(shù)據(jù)打包、信道選通調(diào)度和多路復(fù)接的方法.設(shè)計中,用VHDL語言對高速復(fù)接器進(jìn)行行為級建模,為了驗證這個模型,首先使用軟件進(jìn)行仿真,通過編寫testbench程序模擬FIFO的動作特點,對程序輸入信號進(jìn)行仿真,在軟件邏輯仿真取得預(yù)期結(jié)果后,繼續(xù)設(shè)計硬件電路,設(shè)計出的實際電路實現(xiàn)了將來自兩個不同速率的信源數(shù)據(jù)(1394總線數(shù)據(jù)和1553B總線數(shù)據(jù))復(fù)接成一路符合CCSDS協(xié)議的位流業(yè)務(wù)數(shù)據(jù).在實驗調(diào)試中對FPGA的輸出數(shù)據(jù)進(jìn)行檢驗,同時對設(shè)計方法進(jìn)行驗證.驗證結(jié)果完全符合設(shè)計目標(biāo).應(yīng)用硬件可編程邏輯芯片F(xiàn)PGA設(shè)計高速復(fù)接器,大幅度提高了數(shù)據(jù)的復(fù)接速率,可應(yīng)用于未來的星載高速數(shù)據(jù)系統(tǒng)中,能夠完成在軌系統(tǒng)的數(shù)據(jù)復(fù)接任務(wù).

標(biāo)簽： FPGA 星載復(fù)接器

上傳時間： 2013-07-17

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（2，1，9）軟判決Viterbi譯碼器的設(shè)計與FPGA實現(xiàn)

卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計了采用“串-并”結(jié)合運算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對歐氏距離的計算方法進(jìn)行了簡化，以便于用硬件電路方式實現(xiàn)。 2.對ACS運算單元采用了“串-并”結(jié)合的運算方式，和全并行的設(shè)計相比，在滿足譯碼速度的同時，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計的復(fù)雜度。 4.本文中設(shè)計了一個仿真平臺，采用Modelsim仿真器對設(shè)計進(jìn)行了功能仿真，結(jié)果完全正確。同時提出了一種在被測設(shè)計內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯誤的效率。 5.該設(shè)計在Altera EP1C20 FPGA芯片上通過測試，最大運行時鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。本文對譯碼器的綜合結(jié)果和Altera設(shè)計的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計的Viterbi譯碼器具有很高的工程實用價值。

標(biāo)簽： Viterbi FPGA 軟判決譯碼器

上傳時間： 2013-07-23

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卷積碼在CDMA2000中的應(yīng)用及其譯碼器FPGA實現(xiàn)

數(shù)字信息在有噪聲的信道中傳輸時，受到噪聲的影響，誤碼總是不可避免的。根據(jù)香農(nóng)信息理論，只要使Es/N0足夠大，就可以達(dá)到任意小的誤碼率。采用差錯控制編碼，即信道編碼技術(shù)，可以在一定的Es/N0條件下有效地降低誤碼率。按照對信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實現(xiàn)最佳譯碼與準(zhǔn)最佳譯碼更加容易。卷積碼運用廣泛，被ITU選入第三代移動通信系統(tǒng)，作為包括WCDMA，CDMA2000和TD-SCDMA在內(nèi)的信道編碼的標(biāo)準(zhǔn)方案。本文研究了CDMA2000業(yè)務(wù)通道中的幀結(jié)構(gòu)，對CDMA2000系統(tǒng)中的卷積碼特性及維特比譯碼的性能限進(jìn)行了分析，并基于MATLAB平臺做了相應(yīng)的譯碼性能仿真。我們設(shè)計了一種可用于CDMA2000通信系統(tǒng)的通用、高速維特比譯碼器。該譯碼器在設(shè)計上具有以下創(chuàng)新之處：(1)采用通用碼表結(jié)構(gòu)，支持可變碼率；幀控制模塊和頻率控制器模塊的設(shè)計中采用計數(shù)器、定時器等器件實現(xiàn)了可變幀長、可變數(shù)據(jù)速率的數(shù)據(jù)幀處理方式。(2)結(jié)合流水線結(jié)構(gòu)思想，利用四個ACS模塊并行運行，加快數(shù)據(jù)處理速度；在ACS模塊中，將路徑度量值存貯器的存儲結(jié)構(gòu)進(jìn)行優(yōu)化，防止數(shù)據(jù)讀寫的阻塞，縮短存儲器讀寫時間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長度的溢出，提出了保護(hù)處理策略。我們還將設(shè)計結(jié)果在APEXEP20K30E芯片上進(jìn)行了硬件實現(xiàn)。該譯碼器芯片具有可變的碼率和幀長處理能力，可以運行于40MHZ系統(tǒng)時鐘下，內(nèi)部最高譯碼速度可達(dá)625kbps。本文所提出的維特比譯碼器硬件結(jié)構(gòu)具有很強的通用性和高速性，可以方便地應(yīng)用于CDMA2000移動通信系統(tǒng)。

標(biāo)簽： CDMA 2000 FPGA 卷積碼

上傳時間： 2013-06-24

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