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圖像壓縮

  • 數(shù)據(jù)圖像壓縮編碼

    數(shù)據(jù)圖像壓縮編碼

    標(biāo)簽： 數(shù)據(jù) 圖像壓縮 編碼

    上傳時(shí)間： 2013-05-24

    上傳用戶(hù)：eeworm

  • 數(shù)據(jù)圖像壓縮編碼

    數(shù)據(jù)圖像壓縮編碼

    標(biāo)簽： 數(shù)據(jù) 圖像壓縮 編碼

    上傳時(shí)間： 2013-06-04

    上傳用戶(hù)：eeworm

  • 數(shù)據(jù)圖像壓縮編碼-380頁(yè)-5.5M.pdf

    專(zhuān)輯類(lèi)-數(shù)字處理及顯示技術(shù)專(zhuān)輯-106冊(cè)-9138M 數(shù)據(jù)圖像壓縮編碼-380頁(yè)-5.5M.pdf

    標(biāo)簽： 380 5.5 數(shù)據(jù)

    上傳時(shí)間： 2013-06-27

    上傳用戶(hù)：chuandalong

  • 基于FPGA的圖像壓縮系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).rar

    隨著信息技術(shù)和計(jì)算機(jī)技術(shù)的飛速發(fā)展，數(shù)字信號(hào)處理已經(jīng)逐漸發(fā)展成一門(mén)關(guān)鍵的技術(shù)科學(xué)。圖像處理作為一種重要的現(xiàn)代技術(shù)，己經(jīng)在通信、航空航天、遙感遙測(cè)、生物醫(yī)學(xué)、軍事、信息安全等領(lǐng)域得到廣泛的應(yīng)用。圖像處理特別是高分辨率圖像實(shí)時(shí)處理的實(shí)現(xiàn)技術(shù)對(duì)相關(guān)領(lǐng)域的發(fā)展具有深遠(yuǎn)意義。另外，現(xiàn)場(chǎng)可編程門(mén)陣列FPGA和高效率硬件描述語(yǔ)言Verilog HDL的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計(jì)方法，加速了系統(tǒng)的設(shè)計(jì)進(jìn)程，為圖像壓縮系統(tǒng)的實(shí)現(xiàn)提供了硬件支持和軟件保障。 本文主要包括以下幾個(gè)方面的內(nèi)容： (1)結(jié)合某工程的具體需求，設(shè)計(jì)了一種基于FPGA的圖像壓縮系統(tǒng)，核心硬件選用XILINX公司的Virtex-Ⅱ Pro系列FPGA芯片，存儲(chǔ)器件選用MICRON公司的MT48LC4M16A2SDRAM，圖像壓縮的核心算法選用近無(wú)損壓縮算法JPEG-LS。 (2)用Verilog硬件描述語(yǔ)言實(shí)現(xiàn)了JPEG-LS標(biāo)準(zhǔn)中的基本算法，為課題組成員進(jìn)行算法改進(jìn)提供了有力支持。 (3)用Verilog硬件描述語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)了SDRAM控制器模塊，使核心壓縮模塊能夠方便靈活地訪(fǎng)問(wèn)片外存儲(chǔ)器。 (4)構(gòu)建了圖像壓縮系統(tǒng)的測(cè)試平臺(tái)，對(duì)實(shí)現(xiàn)的SDRAM控制器模塊和JPEG-LS基本算法模塊進(jìn)行了軟件仿真測(cè)試和硬件測(cè)試，驗(yàn)證了其功能的正確性。

    標(biāo)簽： FPGA 圖像壓縮系統(tǒng)

    上傳時(shí)間： 2013-04-24

    上傳用戶(hù)：a3318966

  • CCSDS圖像壓縮和AES加密算法研究及其FPGA實(shí)現(xiàn)

    遙感圖像是深空探測(cè)和近地觀(guān)測(cè)所得數(shù)據(jù)的重要載體，在軍事和社會(huì)經(jīng)濟(jì)生活領(lǐng)域發(fā)揮著重要作用。由于遙感圖像數(shù)據(jù)量巨大，它的存儲(chǔ)和傳輸已成為遙感信息應(yīng)用中的關(guān)鍵問(wèn)題。圖像壓縮編碼技術(shù)能降低圖像冗余度，從而減小圖像的存儲(chǔ)容量和傳輸帶寬，它的研究對(duì)于遙感圖像應(yīng)用具有重要的現(xiàn)實(shí)意義。CCSDS圖像壓縮算法是空間數(shù)據(jù)系統(tǒng)咨詢(xún)委員會(huì)(CCSDS)提出的圖像數(shù)據(jù)壓縮算法。該算法復(fù)雜度較低，并行性好，適合于硬件實(shí)現(xiàn)，能實(shí)現(xiàn)對(duì)空間數(shù)據(jù)的實(shí)時(shí)處理，從而廣泛應(yīng)用于深空探測(cè)和近地觀(guān)測(cè)。對(duì)于直接關(guān)系到軍事戰(zhàn)略、經(jīng)濟(jì)建設(shè)等方面的遙感圖像的傳輸，必須對(duì)它進(jìn)行加密處理。AES加密算法是由美國(guó)國(guó)家標(biāo)準(zhǔn)和技術(shù)研究所(NIST)于2000年發(fā)布的數(shù)據(jù)加密標(biāo)準(zhǔn)，它不但能抵抗各種攻擊，保證加密數(shù)據(jù)的安全性，而且易于軟件和硬件實(shí)現(xiàn)。本論文對(duì)CCSDS圖像壓縮算法和AES加密算法進(jìn)行了研究，完成的主要工作包括： (1)研究了CCSDS圖像壓縮算法的原理和結(jié)構(gòu)，用C語(yǔ)言實(shí)現(xiàn)了算法的編解碼器，并與SPIHT算法和JPEG2000算法的性能進(jìn)行了比較。 (2)研究了AES加密算法的原理和結(jié)構(gòu)，用C語(yǔ)言實(shí)現(xiàn)了算法的加解密器。 (3)介紹了實(shí)現(xiàn)CCSDS圖像壓縮算法和AES加密算法的FPGA設(shè)計(jì)所選擇的軟件開(kāi)發(fā)工具、開(kāi)發(fā)語(yǔ)言和硬件開(kāi)發(fā)平臺(tái)。 (4)給出了CCSDS編碼器的FPGA實(shí)現(xiàn)方法和實(shí)現(xiàn)性能。 (5)給出了AES加密器的FPGA實(shí)現(xiàn)方法和實(shí)現(xiàn)性能。 本文設(shè)計(jì)的CCSDS圖像壓縮和AES加密FPGA系統(tǒng)運(yùn)用了流水線(xiàn)設(shè)計(jì)、高速內(nèi)存設(shè)計(jì)、模塊并行化設(shè)計(jì)和模塊串行化設(shè)計(jì)等技術(shù)，在系統(tǒng)速度和資源面積上取得了較好的平衡，達(dá)到了預(yù)期的設(shè)計(jì)目的。

    標(biāo)簽： CCSDS FPGA AES 圖像壓縮

    上傳時(shí)間： 2013-07-15

    上傳用戶(hù)：dylutao

  • CCSDS圖像壓縮算法與AES加密算法的FPGA實(shí)現(xiàn)研究

    本文以星載圖像數(shù)據(jù)的壓縮與加密為背景，對(duì)CCSDS圖像壓縮算法和AES數(shù)據(jù)加密算法做了深入研究。文章的主要工作包括： (1)實(shí)現(xiàn)了CCSDS圖像壓縮算法的C程序，并且與SPIHT算法和JPEG2000算法在星載圖像壓縮領(lǐng)域做了簡(jiǎn)單的對(duì)比； (2)對(duì)原始CCSDS圖像壓縮算法進(jìn)行了改進(jìn)。實(shí)驗(yàn)結(jié)果表明，改進(jìn)后的算法在提升算法性能的同時(shí)，降低了算法的復(fù)雜度； (3)研究了AES數(shù)據(jù)加密標(biāo)準(zhǔn)，并實(shí)現(xiàn)了該算法的C程序； (4)用VerilogHDL語(yǔ)言實(shí)現(xiàn)了CCSDS圖像壓縮算法和AES數(shù)據(jù)加密算法的編碼器； (5)在FPGA硬件平臺(tái)上，驗(yàn)證了這兩種算法編碼器的正確性和有效性。

    標(biāo)簽： CCSDS FPGA AES 圖像壓縮

    上傳時(shí)間： 2013-04-24

    上傳用戶(hù)：pwcsoft

  • 基于A(yíng)RMDSP的圖像壓縮傳輸系統(tǒng)設(shè)計(jì)

    本文著重于圖像壓縮傳輸技術(shù)的研究和硬件平臺(tái)的的制作。首先對(duì)視頻壓縮技術(shù)的背景及主要壓縮標(biāo)準(zhǔn)及其目前圖像處理ASIC芯片市場(chǎng)作一個(gè)簡(jiǎn)單的回顧和分析，然后對(duì)目前比較流行的圖像壓縮和傳輸硬件平臺(tái)方案作一些分析和比較，選擇了一種DSP+ARM架構(gòu)的圖像處理及傳輸模式，設(shè)計(jì)擬采用JPEG靜態(tài)圖像壓縮標(biāo)準(zhǔn)對(duì)單幅畫(huà)面實(shí)現(xiàn)壓縮，并通過(guò)DSP的HPI口把壓縮后的圖片傳輸至ARM處理器，通過(guò)ARM去實(shí)現(xiàn)圖像的存儲(chǔ)傳輸。 在硬件平臺(tái)的具體實(shí)現(xiàn)上，以TI的TMS320VC5402實(shí)現(xiàn)單幅靜態(tài)圖像的壓縮，ALTER公司的EPMT064S實(shí)現(xiàn)VC5402擴(kuò)展存儲(chǔ)器的邏輯控制，通過(guò)VC5402的HPI接口實(shí)現(xiàn)與具有ARM920T內(nèi)核的S3C2410通信。在硬件平臺(tái)的制作上，選擇了國(guó)際流行的0rCAD+PowerPCB作為其原理圖和PCB板的制作工具。在軟件開(kāi)發(fā)平臺(tái)上，選擇了以L(fǎng)INUX作為系統(tǒng)操作平臺(tái)。成本低、系統(tǒng)靈活、能基本滿(mǎn)足靜態(tài)圖像壓縮傳輸嵌入式開(kāi)發(fā)平臺(tái)。 實(shí)驗(yàn)初步結(jié)果表明該系統(tǒng)架構(gòu)設(shè)計(jì)可行，為以后圖像壓縮傳輸技術(shù)的進(jìn)一步研究打下了良好的基礎(chǔ)。

    標(biāo)簽： ARMDSP 圖像壓縮 傳輸 系統(tǒng)設(shè)計(jì)

    上傳時(shí)間： 2013-07-14

    上傳用戶(hù)：hongmo

  • 基于FPGA的JPEG圖像壓縮芯片設(shè)計(jì)

    該文探討了以FPGA(Field Programmable Gates Array)為平臺(tái),使用HDL(Hardware Description Language)語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)符合JPEG靜態(tài)圖象壓縮算法基本模式標(biāo)準(zhǔn)的圖象壓縮芯片.在簡(jiǎn)要介紹JPEG基本模式標(biāo)準(zhǔn)和FPGA設(shè)計(jì)流程的基礎(chǔ)上,針對(duì)JPEG基本模式硬件編碼器傳統(tǒng)結(jié)構(gòu)的缺點(diǎn),提出了一種新的改進(jìn)結(jié)構(gòu).JPEG基本模式硬件編碼器改進(jìn)結(jié)構(gòu)的設(shè)計(jì)思想、設(shè)計(jì)結(jié)構(gòu)和Verilog設(shè)計(jì)實(shí)現(xiàn)在其后章節(jié)中進(jìn)行了詳細(xì)闡述,并分別給出了改進(jìn)結(jié)構(gòu)中各個(gè)模塊的單獨(dú)測(cè)試結(jié)果.在該文的測(cè)試部分,闡述利用實(shí)際圖像作為輸入,從FPGA的輸出得到了正確的壓縮圖像,計(jì)算了相應(yīng)的圖像壓縮速度和圖象質(zhì)量指標(biāo),并與軟件壓縮的速度和結(jié)果做了對(duì)比,提出了未來(lái)的改進(jìn)建議.

    標(biāo)簽： FPGA JPEG 圖像壓縮 芯片設(shè)計(jì)

    上傳時(shí)間： 2013-04-24

    上傳用戶(hù)：Andy123456

  • 帶碼率控制的近無(wú)損圖像壓縮

    數(shù)字圖像的壓縮是解決圖像數(shù)據(jù)量大、存儲(chǔ)和傳輸困難的基本措施。圖像壓縮的方法很多，一般可分為有損壓縮和無(wú)損壓縮兩大類(lèi)。有損壓縮允許一定程度的信息丟失，在滿(mǎn)足實(shí)際應(yīng)用的條件下能夠取得較高的壓縮比；無(wú)損壓縮不允許信息丟失，但是壓縮比難以提高。在醫(yī)學(xué)圖像、遙感圖像等應(yīng)用領(lǐng)域，對(duì)于圖像的壓縮比和失真度都有著較高要求，因此需要采用近無(wú)損壓縮的方法。近無(wú)損壓縮是有損壓縮和無(wú)損壓縮的一個(gè)折衷，允許一定的失真，能夠獲得高保真還原圖像的同時(shí)，得到比無(wú)損壓縮更高的壓縮比。 JPEG-LS是連續(xù)色調(diào)靜止圖像無(wú)損和近無(wú)損壓縮的國(guó)際標(biāo)準(zhǔn)，算法復(fù)雜度低，壓縮性能優(yōu)越，但是JPEG-LS對(duì)不同圖像壓縮時(shí)壓縮比不可控制。本文在研究JPEG-LS近無(wú)損圖像壓縮算法的基礎(chǔ)上，針對(duì)具體應(yīng)用背景，提出了一種基于塊的近無(wú)損壓縮方法。進(jìn)一步利用圖像局部紋理特性分析，對(duì)不同特性的區(qū)域容忍不同的信息丟失程度，實(shí)現(xiàn)了對(duì)圖像壓縮的碼率控制。針對(duì)某工程應(yīng)用中的具體要求，我們以FPGA為平臺(tái)，采用Verilog HDL語(yǔ)言對(duì)改進(jìn)算法進(jìn)行了硬件實(shí)現(xiàn)。 實(shí)驗(yàn)結(jié)果證明，這種基于塊的具有碼率控制的近無(wú)損圖像壓縮算法，在實(shí)現(xiàn)較為精確的碼率控制的同時(shí)，能夠獲得較高的還原圖像質(zhì)量，而且硬件實(shí)現(xiàn)復(fù)雜度低，能夠滿(mǎn)足對(duì)圖像的實(shí)時(shí)壓縮要求。

    標(biāo)簽： 碼率控制 圖像壓縮

    上傳時(shí)間： 2013-06-18

    上傳用戶(hù)：zzbbqq99n

  • 圖像壓縮和AES加密算法的實(shí)現(xiàn)

    本文對(duì)基于FPGA的CCSDS圖像壓縮和AES加密算法的實(shí)現(xiàn)進(jìn)行了研究。主要完成的工作有： (1)深入研究CCSDS圖像壓縮算法，并根據(jù)其編碼方案，設(shè)計(jì)并實(shí)現(xiàn)了相應(yīng)的編解碼器。從算法性能和硬件實(shí)現(xiàn)復(fù)雜度兩個(gè)方面，將該算法與具有類(lèi)似算法結(jié)構(gòu)的JPEG2000和SPIHT圖像壓縮算法作比較分析； (2)利用硬件描述語(yǔ)言VerilogHDL實(shí)現(xiàn)CCSDS圖像壓縮算法和AES加密算法； (3)優(yōu)化算法復(fù)雜度較大的功能模塊，如小波變換模塊等。使用雙端口內(nèi)存模塊增加數(shù)據(jù)讀寫(xiě)速度，利用DSP塊處理核心運(yùn)算單元，從而很大程度上提高了模塊的運(yùn)行速度，并降低了芯片的使用面積； (4)設(shè)計(jì)并實(shí)現(xiàn)系統(tǒng)的模塊級(jí)流水線(xiàn)，在幾乎不增加占用芯片面積的情況下，提高了系統(tǒng)的數(shù)據(jù)吞吐量； (5)在QuartusⅡ和ModelSim仿真環(huán)境下對(duì)該系統(tǒng)進(jìn)行模塊級(jí)和系統(tǒng)級(jí)的功能仿真、時(shí)序仿真和驗(yàn)證。在硬件系統(tǒng)測(cè)試階段，設(shè)計(jì)并實(shí)現(xiàn)FPGA與PC機(jī)的串口通信模塊，提高了系統(tǒng)驗(yàn)證的工作效率。

    標(biāo)簽： AES 圖像壓縮 加密算法

    上傳時(shí)間： 2013-05-19

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