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圖像處理器

介紹如何將 ARM 鏈接器 armlink 與分散加載描述文件配合使用以創(chuàng)建復(fù)雜映像。分為以下幾節(jié)： • 分散加載 • 指定區(qū)和節(jié)地址的示例 • 簡(jiǎn)單映

介紹如何將 ARM 鏈接器 armlink 與分散加載描述文件配合使用以創(chuàng)建復(fù)雜映像。分為以下幾節(jié)： • 分散加載 • 指定區(qū)和節(jié)地址的示例 • 簡(jiǎn)單映像的等效分散加載描述

標(biāo)簽： 8226 armlink ARM 分散

上傳時(shí)間： 2017-09-06

上傳用戶：maizezhen
applet在線上繪圖,允許在瀏覽器上繪圖,最後儲(chǔ)存成各式的圖檔

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標(biāo)簽： applet

上傳時(shí)間： 2017-09-08

上傳用戶：yxgi5
使用蜂鳴器產(chǎn)生汽車(chē)警笛聲同時(shí)指示燈像警燈一樣閃爍

使用蜂鳴器產(chǎn)生汽車(chē)警笛聲同時(shí)指示燈像警燈一樣閃爍

標(biāo)簽： 蜂鳴器汽車(chē) 指示燈警笛

上傳時(shí)間： 2017-09-15

上傳用戶：cylnpy
基于FPGA的通用異步收發(fā)器的設(shè)計(jì).rar

通用異步收發(fā)器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時(shí)支持短距離和長(zhǎng)距離數(shù)據(jù)傳輸?shù)拇型ㄐ沤涌?，被廣泛應(yīng)用于微機(jī)和外設(shè)之間的數(shù)據(jù)交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專(zhuān)用的串行接口芯片的缺點(diǎn)是數(shù)據(jù)傳輸速率比較慢，難以滿足高速率數(shù)據(jù)傳輸?shù)膱?chǎng)合，而更重要的就是它們都具有不可移植性，因此要利用這些芯片來(lái)實(shí)現(xiàn)PC機(jī)和FPGA芯片之間的通信，勢(shì)必會(huì)增加接口連線的復(fù)雜程度以及降低整個(gè)系統(tǒng)的穩(wěn)定性和有效性。本課題就是針對(duì)UART的特點(diǎn)以及FPGA設(shè)計(jì)具有可移植性的優(yōu)勢(shì)，提出了一種基于FPGA芯片的嵌入式UART設(shè)計(jì)方法，其中主要包括狀態(tài)機(jī)的描述形式以及自頂向下的設(shè)計(jì)方法，利用硬件描述語(yǔ)言來(lái)編制UART的各個(gè)子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內(nèi)部，這樣不僅能解決傳統(tǒng)UART芯片的缺點(diǎn)而且同時(shí)也使整個(gè)系統(tǒng)變得更加具有緊湊性以及可靠性。本課題所設(shè)計(jì)的LIART支持標(biāo)準(zhǔn)的RS-232C傳輸協(xié)議，主要設(shè)計(jì)有發(fā)送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個(gè)獨(dú)立的數(shù)據(jù)緩沖區(qū)FIFO模塊。該模塊具有可變的波特率、數(shù)據(jù)幀長(zhǎng)度以及奇偶校驗(yàn)方式，還有多種中斷源、中斷優(yōu)先級(jí)、較強(qiáng)的抗干擾數(shù)據(jù)接收能力以及芯片內(nèi)部自診斷的能力，模塊內(nèi)分開(kāi)的接收和發(fā)送數(shù)據(jù)緩沖寄存器能實(shí)現(xiàn)全雙工通信。除此之外最重要的是利用IP模塊復(fù)用技術(shù)設(shè)計(jì)數(shù)據(jù)緩沖區(qū)FIFO，采用兩種可選擇的數(shù)據(jù)緩沖模式。這樣既可以應(yīng)用于高速的數(shù)據(jù)傳輸環(huán)境，也能適合低速的數(shù)據(jù)傳輸場(chǎng)合，因此可以達(dá)到資源利用的最大化。在具體的設(shè)計(jì)過(guò)程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開(kāi)發(fā)環(huán)境中對(duì)各個(gè)功能模塊進(jìn)行綜合優(yōu)化、仿真驗(yàn)證以及下載實(shí)現(xiàn)。各項(xiàng)數(shù)據(jù)結(jié)果表明，本課題中所設(shè)計(jì)的UART滿足預(yù)期設(shè)計(jì)目標(biāo)。

標(biāo)簽： FPGA 異步收發(fā)器

上傳時(shí)間： 2013-08-02

上傳用戶：rocketrevenge
MPEG2視頻解碼器的FPGA設(shè)計(jì).rar

MPEG-2是MPEG組織在1994年為了高級(jí)工業(yè)標(biāo)準(zhǔn)的圖象質(zhì)量以及更高的傳輸率所提出的視頻編碼標(biāo)準(zhǔn)，其優(yōu)秀性使之成為過(guò)去十年應(yīng)用最為廣泛的標(biāo)準(zhǔn)，也是未來(lái)十年影響力最為廣泛的標(biāo)準(zhǔn)之一。本文以MPEG-2視頻標(biāo)準(zhǔn)為研究?jī)?nèi)容，建立系統(tǒng)級(jí)設(shè)計(jì)方案，設(shè)計(jì)FPGA原型芯片，并在FPGA系統(tǒng)中驗(yàn)證視頻解碼芯片的功能。最后在0.18微米工藝下實(shí)現(xiàn)ASIC的前端設(shè)計(jì)。完成的主要工作包括以下幾個(gè)方面： 1.完成解碼系統(tǒng)的體系結(jié)構(gòu)的設(shè)計(jì)，采用了自頂而下的設(shè)計(jì)方法，實(shí)現(xiàn)系統(tǒng)的功能單元的劃分；根據(jù)其視頻解碼的特點(diǎn)，確定解碼器的控制方式；把視頻數(shù)據(jù)分文幀內(nèi)數(shù)據(jù)和幀間數(shù)據(jù)，實(shí)現(xiàn)兩種數(shù)據(jù)的并行解碼。 2.實(shí)現(xiàn)了具體模塊的設(shè)計(jì)：根據(jù)本文研究的要求，在比特流格式器模塊設(shè)計(jì)中提出了特有的解碼方式；在可變長(zhǎng)模塊中的變長(zhǎng)數(shù)據(jù)解碼采用組合邏輯外加查找表的方式實(shí)現(xiàn)，大大減少了變長(zhǎng)數(shù)據(jù)解碼的時(shí)間；IQ、IDCT模塊采用流水的設(shè)計(jì)方法，減少數(shù)據(jù)計(jì)算的時(shí)間：運(yùn)動(dòng)補(bǔ)償模塊，針對(duì)模塊數(shù)據(jù)運(yùn)算量大和訪問(wèn)幀存儲(chǔ)器頻繁的特點(diǎn)，采用四個(gè)插值單元同時(shí)處理，增加像素緩沖器，充分利用并行性結(jié)構(gòu)等方法來(lái)加快運(yùn)動(dòng)補(bǔ)償速度。 3.根據(jù)視頻解碼的參考軟件，通過(guò)解碼系統(tǒng)的仿真結(jié)果和軟件結(jié)果的比較來(lái)驗(yàn)證模塊的功能正確性。最后用FPGA開(kāi)發(fā)板實(shí)現(xiàn)了解碼系統(tǒng)的原型芯片驗(yàn)證，取得了良好的解碼效果。整個(gè)設(shè)計(jì)采用Verilog HDL語(yǔ)言描述，通過(guò)了現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的原型驗(yàn)證，并采用SIMC0.18μm工藝單元庫(kù)完成了該電路的邏輯綜合。經(jīng)過(guò)實(shí)際視頻碼流測(cè)試，本文設(shè)計(jì)可以達(dá)到MPEG-2視頻主類(lèi)主級(jí)的實(shí)時(shí)解碼的技術(shù)要求。

標(biāo)簽： MPEG2 FPGA 視頻解碼器

上傳時(shí)間： 2013-07-27

上傳用戶：ice_qi
基于ARM-LINUX的嵌入式媒體播放器的研究與實(shí)現(xiàn)

隨著科學(xué)技術(shù)的發(fā)展，人們對(duì)生活質(zhì)量的要求越來(lái)越高，在視聽(tīng)享受方面，家庭影院越來(lái)越普遍，便攜式電子設(shè)備也日趨成熟。目前，人們對(duì)嵌入式媒體播放器的研究越來(lái)越廣泛了，國(guó)內(nèi)外已經(jīng)出現(xiàn)了像MP3、MP4和智能手機(jī)等眾多樣式的便攜式嵌入式媒體播放器。但由于種種環(huán)境及條件的限制，這些便攜式的媒體播放器都只能播放單一的或幾種固定的媒體格式，可擴(kuò)展性都比較差；而現(xiàn)在隨著應(yīng)用的不斷增多，越來(lái)越多的更先進(jìn)的壓縮算法被提出，導(dǎo)致了媒體格式的多樣化，在這種情況下，必然要求嵌入式媒體播放器要適應(yīng)多種格式。為此，通過(guò)對(duì)各種PC機(jī)上的播放器設(shè)計(jì)架構(gòu)的研究與借鑒，在本文中主要在軟件方面為嵌入式媒體播放器設(shè)計(jì)了一種可擴(kuò)展性架構(gòu)，并設(shè)計(jì)了播放器界面，實(shí)現(xiàn)了一些播放器的功能。另外，在本文還介紹了一種基于嵌入式技術(shù)的多媒體播放器的系統(tǒng)設(shè)計(jì)方案。該系統(tǒng)主要是通過(guò)在嵌入式芯片上加載操作系統(tǒng)，同時(shí)擴(kuò)充必要的接口，在操作系統(tǒng)的支持下，開(kāi)發(fā)多媒體播放器。在本文的整個(gè)系統(tǒng)設(shè)計(jì)過(guò)程中，采用了Intel公司的PXA270處理器芯片，外擴(kuò)展了USB接口，定制并加載了Linux操作系統(tǒng)，在操作系統(tǒng)的支持下，對(duì)各個(gè)外擴(kuò)的接口進(jìn)行了驅(qū)動(dòng)程序的編寫(xiě)，同時(shí)應(yīng)用QT/Embedded開(kāi)發(fā)了多媒體播放器的圖形界面并實(shí)現(xiàn)了相應(yīng)的功能，最后，圖像既可顯示在LCD顯示屏上也可通過(guò)VGA接口顯示在電腦顯示屏上，聲音信號(hào)則是通過(guò)PXA270處理器的IIS總線傳給CODEC芯片，然后將其轉(zhuǎn)換為模擬信號(hào)，進(jìn)而通過(guò)音箱或者耳機(jī)等設(shè)備放出。

標(biāo)簽： ARM-LINUX 嵌入式媒體播放器

上傳時(shí)間： 2013-06-19

上傳用戶：stvnash
基于DSPFPGA的H264AVC實(shí)時(shí)編碼器

H.264/AVC是ITU-T和ISO聯(lián)合推出的新標(biāo)準(zhǔn)，采用了近幾年視頻編碼方面的先進(jìn)技術(shù)，以較高編碼效率和網(wǎng)絡(luò)友好性成為新一代國(guó)際視頻編碼標(biāo)準(zhǔn)。本文以實(shí)現(xiàn)D1格式的H.264/AVC實(shí)時(shí)編碼器為目標(biāo)，作者負(fù)責(zé)系統(tǒng)架構(gòu)設(shè)計(jì)，軟硬件劃分以及部分模塊的硬件算法設(shè)計(jì)與實(shí)現(xiàn)。通過(guò)對(duì)H.264/AVC編碼器中主要模塊的算法復(fù)雜度的評(píng)估，算法特點(diǎn)的分析，同時(shí)考慮到編碼器系統(tǒng)的可伸縮性，可擴(kuò)展性，本文采用了DSP+FPGA的系統(tǒng)架構(gòu)。DSP充當(dāng)核心處理器，而FPGA作為協(xié)處理器，針對(duì)編碼器中最復(fù)雜耗時(shí)的模塊一運(yùn)動(dòng)估計(jì)模塊，設(shè)計(jì)相應(yīng)的硬件加速引擎，以提供編碼器所需要的實(shí)時(shí)性能。 H.264/AVC仍基于以前視頻編碼標(biāo)準(zhǔn)的運(yùn)動(dòng)補(bǔ)償混合編碼方案，其中一個(gè)主要的不同在于幀間預(yù)測(cè)采用了可變塊尺寸的運(yùn)動(dòng)估計(jì)，同時(shí)運(yùn)動(dòng)向量精度提高到1/4像素。更小和更多形狀的塊分割模式的采用，以及更加精確的亞像素位置的預(yù)測(cè)，可以改善運(yùn)動(dòng)補(bǔ)償精度，提高圖像質(zhì)量和編碼效率，但同時(shí)也大大增加了編碼器的復(fù)雜度，因此需要設(shè)計(jì)專(zhuān)門(mén)的硬件加速引擎。本文給出了1/4像素精度的運(yùn)動(dòng)估計(jì)基于FPGA的硬件算法設(shè)計(jì)與實(shí)現(xiàn)，包括整像素搜索，像素插值，亞像素(1/2，1/4)搜索以及多模式選擇(支持全部七種塊分割模式)。設(shè)計(jì)中，將多處理器技術(shù)和流水線技術(shù)相結(jié)合，提供高性能的并行計(jì)算能力，同時(shí)，采用合理的存儲(chǔ)器組織結(jié)構(gòu)以提供高數(shù)據(jù)吞吐量，滿足運(yùn)算的帶寬要求，并使編碼器具有較好的可伸縮性。最后，在Modelsim環(huán)境下建立測(cè)試平臺(tái)，完成了對(duì)整個(gè)設(shè)計(jì)的RTL級(jí)的仿真驗(yàn)證，并針對(duì)Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件進(jìn)行優(yōu)化，從而使工作頻率最終達(dá)到134MHz，分析數(shù)據(jù)表明該模塊能夠滿足編碼器的實(shí)時(shí)性要求。

標(biāo)簽： DSPFPGA H264 264 AVC

上傳時(shí)間： 2013-07-24

上傳用戶：sn2080395
基于FPGA的H264視頻編碼器設(shè)計(jì)

隨著多媒體編碼技術(shù)的發(fā)展，視頻壓縮標(biāo)準(zhǔn)在很多領(lǐng)域都得到了成功應(yīng)用，如視頻會(huì)議(H.263)、DVD(MPEG-2)、機(jī)頂盒(MPEG-2)等等，而網(wǎng)絡(luò)帶寬的不斷提升和高效視頻壓縮技術(shù)的發(fā)展使人們逐漸把關(guān)注的焦點(diǎn)轉(zhuǎn)移到了寬帶網(wǎng)絡(luò)數(shù)字電視(IPTV)、流媒體等基于傳輸?shù)臉I(yè)務(wù)上來(lái)。帶寬的增加為流式媒體的發(fā)展鋪平了道路，而高效的視頻壓縮標(biāo)準(zhǔn)的出臺(tái)則是流媒體技術(shù)發(fā)展的關(guān)鍵。H.264/AVC是由國(guó)際電信聯(lián)合會(huì)和國(guó)際標(biāo)準(zhǔn)化組織共同發(fā)展的下一代視頻壓縮標(biāo)準(zhǔn)之一。新標(biāo)準(zhǔn)中采用了新的視頻壓縮技術(shù)，如多模式幀間預(yù)測(cè)、1/4像素精度預(yù)測(cè)、整數(shù)DCT變換、變塊尺寸運(yùn)動(dòng)補(bǔ)償、基于上下文的二元算術(shù)編碼(CABAC)、基于上下文的變長(zhǎng)編碼(CAVLC)等等，這些技術(shù)的采用大大提高了視頻壓縮的效率，更有利于寬帶網(wǎng)絡(luò)數(shù)字電視(IPTV)、流媒體等基于傳輸?shù)臉I(yè)務(wù)的實(shí)現(xiàn)。本文主要根據(jù)視頻會(huì)議應(yīng)用的需要對(duì)JM8.6代碼進(jìn)行優(yōu)化，目標(biāo)是實(shí)現(xiàn)基于Baseline的低復(fù)雜度的CIF編碼器，并對(duì)部分功能模塊進(jìn)行電路設(shè)計(jì)。在設(shè)計(jì)方法上采用自頂向下的設(shè)計(jì)方法，首先對(duì)H.264編碼器的C代碼和算法進(jìn)行優(yōu)化，并對(duì)優(yōu)化后的結(jié)果進(jìn)行測(cè)試比較，結(jié)果顯示在圖像質(zhì)量沒(méi)有明顯降低的情況下，H.264編碼器編碼CIF格式視頻每秒達(dá)到15幀以上，滿足了視頻會(huì)議應(yīng)用的實(shí)時(shí)性要求。然后，以C模型為參考對(duì)H.264編碼器的部分功能模塊電路進(jìn)行設(shè)計(jì)。采用Verilog HDL實(shí)現(xiàn)了這些模塊，并在Quartus Ⅱ中進(jìn)行了綜合、仿真、驗(yàn)證。主要完成了Zig-zag掃描和CAVLC模塊的設(shè)計(jì)，詳細(xì)說(shuō)明模塊的工作原理和過(guò)程，然后進(jìn)行多組的仿真測(cè)試，結(jié)果與C模型相應(yīng)部分的結(jié)果一致，證明了設(shè)計(jì)的正確性。

標(biāo)簽： FPGA H264 視頻編碼器

上傳時(shí)間： 2013-06-11

上傳用戶：kjgkadjg
寬帶鏡頻抑制混頻器應(yīng)用研究

雷達(dá)和通信系統(tǒng)中，采用鏡頻抑制混頻器能夠有效抑制鏡像頻率，提高系統(tǒng)的抗干擾能力，同時(shí)能夠有效的回收鏡頻能量，提高工作效率。在介紹鏡像干擾原理的基礎(chǔ)上，文中給出了一種鏡頻抑制混頻器的框圖，該結(jié)構(gòu)既能在接收機(jī)中作為鏡頻抑制混頻器，還能在發(fā)射機(jī)中作為單邊帶調(diào)制器。本文對(duì)某型下變頻器進(jìn)行了干擾分析，與鏡像抑制混頻器進(jìn)行了對(duì)比研究，提出了用鏡像抑制混頻器替代該型下變頻器的可行性。

標(biāo)簽： 寬帶鏡頻抑制混頻器應(yīng)用研究

上傳時(shí)間： 2013-10-30

上傳用戶：四只眼
降壓-升壓型控制器簡(jiǎn)化手持式產(chǎn)品的DCDC轉(zhuǎn)換器設(shè)計(jì)

對(duì)於輸出電壓處?kù)遁斎腚妷汗?fàn)圍之內(nèi) (這在鋰離子電池供電型應(yīng)用中是一種很常見(jiàn)的情形) 的 DC/DC 轉(zhuǎn)換器設(shè)計(jì)，可供采用的傳統(tǒng)解決方案雖有不少，但迄今為止都不能令人非常滿意

標(biāo)簽： DCDC 降壓升壓型控制器

上傳時(shí)間： 2013-11-19

上傳用戶：urgdil