在數(shù)字濾波器中，F(xiàn)IR濾波器是一種結(jié)構(gòu)簡(jiǎn)單且總是穩(wěn)定的濾波器，同時(shí)也只有FIR濾波器擁有線性相位的特性。傳統(tǒng)的直接型濾波器運(yùn)算速度過慢，而改進(jìn)型的DA結(jié)構(gòu)的濾波器需要過高的芯片面積消耗大量的邏輯資源很難達(dá)到運(yùn)算速度以及邏輯資源節(jié)約的整體優(yōu)化。本文提出了一種基于RAG算法的FIR濾波器，與傳統(tǒng)的基于DA算法的濾波器結(jié)構(gòu)的濾波器相比，RAG算法簡(jiǎn)化了FIR濾波器乘法模塊的結(jié)構(gòu)，減少了邏輯資源的消耗和硬件實(shí)現(xiàn)面積，提高了計(jì)算速度。本文設(shè)計(jì)的16階FIR濾波器用VerilogHDL進(jìn)行描述，并綜合到Altera公司的CycloneⅡ系列FPGA中。仿真實(shí)驗(yàn)表明基于RAG算法的FIR濾波器達(dá)到了邏輯資源的節(jié)約和運(yùn)算速度的提高的整體優(yōu)化效果。
標(biāo)簽： FPGA FIR 濾波器 優(yōu)化算法
上傳時(shí)間： 2014-12-28
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編碼器倍頻、鑒相電路在FPGA中的實(shí)現(xiàn)
標(biāo)簽： FPGA 編碼器 倍頻 中的實(shí)現(xiàn)
上傳時(shí)間： 2013-11-08
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詳細(xì)教你在ModelSimSE中添加ALTERA仿真庫的詳細(xì)步驟。
標(biāo)簽： ModelSimSE ALTERA 仿真庫
上傳時(shí)間： 2014-12-28
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在ISE中直接調(diào)用chipscope進(jìn)行在線邏輯分析
上傳時(shí)間： 2013-11-15
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結(jié)合坐標(biāo)采集和處理在新型激光光幕靶中的應(yīng)用，針對(duì)傳統(tǒng)激光光幕靶處理器I/O緊缺、處理速度慢、存在錯(cuò)報(bào)、漏報(bào)，無法測(cè)試子彈連發(fā)坐標(biāo)等問題，提出了一種以FPGA為核心的坐標(biāo)采集和處理系統(tǒng)的設(shè)計(jì)方法。設(shè)計(jì)中采用了自頂向下的設(shè)計(jì)方法，將該系統(tǒng)依據(jù)邏輯功能劃分為3個(gè)模塊，并在ISE 14.1和Modelsim中進(jìn)行設(shè)計(jì)、編譯、仿真，最后的仿真結(jié)果表明該系統(tǒng)能夠很好地采集到子彈的坐標(biāo)。
標(biāo)簽： FPGA 激光光幕靶 中的應(yīng)用
上傳時(shí)間： 2013-12-19
上傳用戶：haoxiyizhong
狀態(tài)機(jī)在A_D采樣控制中的應(yīng)用
標(biāo)簽： 狀態(tài) 控制 中的應(yīng)用 采樣
上傳時(shí)間： 2013-10-16
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MATLAB及其在FPGA中的應(yīng)用（第2版）本書緊密結(jié)合作者在MATIAB和FPGA應(yīng)用領(lǐng)域中的實(shí)際經(jīng)驗(yàn)，講述了MATIAB的基本使用方法及其在FPGA設(shè)計(jì)中的應(yīng)用。書中略去對(duì)MATIAB和FPGA的一般性介紹，以大量設(shè)計(jì)實(shí)例為切入點(diǎn)，將MATIAB強(qiáng)大的數(shù)值計(jì)算和算法仿真功能與當(dāng)今電子設(shè)計(jì)領(lǐng)域快速發(fā)展的FPGA設(shè)計(jì)技術(shù)相結(jié)合，重點(diǎn)講述了FPGA設(shè)計(jì)中的MATLAB聯(lián)合仿真問題，最后以三個(gè)大型設(shè)計(jì)實(shí)例結(jié)束全書的討論。 目錄
標(biāo)簽： MATLAB FPGA 中的應(yīng)用 電子書
上傳時(shí)間： 2013-11-15
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MATLAB及其在FPGA中的應(yīng)用（第2版）
標(biāo)簽： MATLAB FPGA 中的應(yīng)用
上傳時(shí)間： 2013-11-01
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信息處理機(jī)(圖1)用于完成導(dǎo)彈上多路遙測(cè)信息的采集、處理、組包發(fā)送。主要功能包括高速1553B總線的數(shù)據(jù)收發(fā)、422接口設(shè)備的數(shù)據(jù)加載與檢測(cè)、多路數(shù)據(jù)融合和數(shù)據(jù)接收、處理、組包發(fā)送的功能。其中，總線數(shù)據(jù)和其他422接口送來的數(shù)據(jù)同時(shí)進(jìn)行并行處理;各路輸入信息按預(yù)定格式進(jìn)行融合與輸出;數(shù)據(jù)輸出速率以高速同步422口的幀同步脈沖為源，如果高速同步422口異常不影響總線數(shù)據(jù)和其它422口的數(shù)據(jù)融合與輸出功能。在CPU發(fā)生異常或總線數(shù)據(jù)異常時(shí)不影響其它422口數(shù)據(jù)的融合與輸出功能;能夠?qū)目偩€上接收的數(shù)據(jù)進(jìn)行二次篩選、組包，并發(fā)送往總線，供其它設(shè)備接收。
標(biāo)簽： FPGA 信息處理 中的應(yīng)用
上傳時(shí)間： 2013-11-22
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介紹了AES中,SubBytes算法在FPGA的具體實(shí)現(xiàn).構(gòu)造SubBytes的S-Box轉(zhuǎn)換表可以直接查找ROM表來實(shí)現(xiàn).通過分析SubBytes算法得到一種可行性硬件邏輯電路,從而實(shí)現(xiàn)SubBytes變換的功能.
標(biāo)簽： SubBytes FPGA AES 算法
上傳時(shí)間： 2013-11-30
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