在Proteus中建立虛擬實(shí)驗(yàn)室,并用Keil 調(diào)試
標(biāo)簽： Proteus 虛擬實(shí)驗(yàn)室
上傳時(shí)間： 2013-08-26
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基于FPGA的DDS和周期合成技術(shù)在EIS中的應(yīng)用,caj格式
標(biāo)簽： FPGA DDS EIS caj
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在文件夾YL2440_CPLD中有做好的CPLD工程,請(qǐng)用Xilinx ISE 6.2打開.
標(biāo)簽： CPLD 2440 YL 工程
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Matlab_simulink在FPGA設(shè)計(jì)中的應(yīng)用
標(biāo)簽： Matlab_simulink FPGA 中的應(yīng)用
上傳時(shí)間： 2013-08-27
上傳用戶：古谷仁美
fpga-jpeg-verilog在fpga平臺(tái)使用verilog語言進(jìn)行jpeg算法實(shí)現(xiàn)
標(biāo)簽： fpga-jpeg-verilog verilog fpga jpeg
上傳時(shí)間： 2013-08-28
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在三星ＡＲＭ２４１０嵌入式開發(fā)板上，使用ＡＬＴＥＲＡ公司ＥＰＭ７０３２對(duì)信號(hào)進(jìn)行邏輯處理
標(biāo)簽： 三星 嵌入式開發(fā)板
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基于FPGA的快速并行FFT及其在空間太陽望遠(yuǎn)鏡圖像鎖定系統(tǒng)中的應(yīng)用
標(biāo)簽： FPGA FFT 并行 圖像
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在FPGA上高效實(shí)現(xiàn)橢圓曲線加密的碩士論文，時(shí)間很新2006年的，有一定的參考價(jià)值
標(biāo)簽： FPGA 橢圓曲線 加密 碩士
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CPLD在交流電機(jī)控制系統(tǒng)中的測(cè)速應(yīng)用，里面有一段程序，希望有幫助
標(biāo)簽： CPLD 交流電機(jī) 控制系統(tǒng) 測(cè)速
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詳細(xì)描述了在FPGA/CPLD設(shè)計(jì)過程中應(yīng)注意的地方,和如何提高設(shè)計(jì)效率,對(duì)FPGA設(shè)計(jì)者有很好的幫助
標(biāo)簽： FPGA CPLD 過程 如何提高
上傳時(shí)間： 2013-08-29
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