數(shù)字信號處理在FPGA上實(shí)現(xiàn)的經(jīng)典教材，本書詳細(xì)介紹了數(shù)字信號處理的算法，以及其在FPGA上用硬件描述語言實(shí)現(xiàn)
標(biāo)簽： FPGA 數(shù)字信號處理 教材
上傳時間： 2013-09-01
上傳用戶：frank1234
在無線傳送領(lǐng)域,基于FPGA 的DDS 實(shí)現(xiàn)的幾種方式
標(biāo)簽： FPGA DDS 無線傳送 方式
上傳用戶：ttpay
詳細(xì)論述FPGA在軟件無線電技術(shù)實(shí)現(xiàn)系統(tǒng)中的應(yīng)用
標(biāo)簽： FPGA 軟件無線電 技術(shù)實(shí)現(xiàn) 中的應(yīng)用
上傳時間： 2013-09-02
上傳用戶：wsf950131
控制面板程序設(shè)計(jì)－在控制面板上加一個測試組件
標(biāo)簽： 控制 面板 程序設(shè)計(jì) 測試
上傳時間： 2013-09-03
上傳用戶：cuibaigao
CPLD的VerilogHDL總線代碼,在EPM7128SLC84-10+Quartus4平臺上運(yùn)行通過.
標(biāo)簽： VerilogHDL Quartus CPLD 7128
上傳用戶：gaojiao1999
第一章 在Allegro 中準(zhǔn)備好進(jìn)行SI 仿真的PCB 板圖
標(biāo)簽： Allegro PCB 仿真
上傳時間： 2013-09-04
上傳用戶：戀天使569
大型設(shè)計(jì)中FPGA的多時鐘設(shè)計(jì)策略,很詳細(xì)的描述了在FPGA設(shè)計(jì)中時鐘設(shè)計(jì)的方法
標(biāo)簽： FPGA 大型 多時鐘 策略
上傳用戶：妄想演繹師
在EDA中，基于數(shù)字頻率合成器的FPGA實(shí)現(xiàn)
標(biāo)簽： FPGA EDA 數(shù)字頻率合成器
上傳用戶：hanli8870
差分信號（Differential Signal）在高速電路設(shè)計(jì)中的應(yīng)用越來越廣泛，差分線大多為電路中最關(guān)鍵的信號，差分線布線的好壞直接影響到PCB板子信號質(zhì)量。
標(biāo)簽： Differential Allegro Signal 差分信號
上傳用戶：jennyzai
用VHDL語言在CPLD/FPGA上實(shí)現(xiàn)浮點(diǎn)運(yùn)算的方法
標(biāo)簽： VHDL CPLD FPGA 語言
上傳時間： 2013-09-05
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